DE10262320B4

DE10262320B4 - Digitalsignalübergangsspaltungsverfahren und -vorrichtung

Info

Publication number: DE10262320B4
Application number: DE10262320A
Authority: DE
Inventors: Jochen Rivoir; Ajay Khoche
Original assignee: Advantest Singapore Pte Ltd
Current assignee: Advantest Singapore Pte Ltd
Priority date: 2001-04-10
Filing date: 2002-03-28
Publication date: 2012-09-06
Anticipated expiration: 2022-03-29
Also published as: US20020145449A1; JP2003008442A; US6489802B2; DE10214070B4; JP4203544B2; DE10214070A1

Abstract

System, das eine Übergangsrate eines digitalen Eingangssignals von zu testenden Geräten bei automatischem Testen reduziert, das folgende Merkmale umfasst:
eine Übergangsspaltungseinrichtung zum Spalten des digitalen Eingangssignals (S_in) in eine Mehrzahl von Ausgangssignalen mit einem Bruchteil einer Übergangsrate des Eingangssignals (S_in), wobei die Übergangsspaltungseinrichtung folgende Merkmale umfasst:
eine Erste-Lage-Übergangsspaltungseinrichtung (100, 100', 100'') mit einem ersten Eingang, der das Eingangssignal (S_in) empfängt, und zwei ersten Ausgängen, wobei die Erste-Lage-Übergangsspaltungseinrichtung unterschiedliche erste Ausgangssignale (S_a, S_b) erzeugt, wobei jedes der ersten Ausgangssignale (S_a, S_b) eine Hälfte der Übergangsrate des Eingangssignals (S_in) aufweist; und
ein Paar von Zweite-Lage-Übergangsspaltungseinrichtungen (100, 100', 100''), wobei jede Zweite-Lage-Übergangsspaltungseinrichtung (100, 100', 100'') einen zweiten Eingang und zwei zweite Ausgänge aufweist, wobei eines (S_a) der unterschiedlichen ersten Ausgangssignale (S_a, S_b) durch einen der zweiten Eingänge empfangen wird, und ein anderes (S_b) der unterschiedlichen ersten Ausgangssignale (S_a, S_b) durch einen anderen der zweiten Eingänge empfangen wird, wobei jede der...

Description

Die Erfindung bezieht sich auf Signalverarbeitung und Gerätetesten, das Hochgeschwindigkeitsdigitalsignale umfaßt. Insbesondere bezieht sich die Erfindung auf das Reduzieren von Eingangsübergangsraten, wenn eine Signalverarbeitung mit digitalen Geräten durchgeführt wird, und während dem Testen von digitalen Hochgeschwindigkeitsgeräten.
Die Taktraten bei digitalen Systemen und den Halbleiterbauelementen oder integrierten Schaltungen (IC), die ausnahmslos diese Systeme bilden, erhöhen sich fortlaufend. Im Zusammenhang mit der Erhöhung bei den Taktraten gibt es eine Erhöhung bei den Datenraten von Signalen, die durch die digitalen Systeme erzeugt werden. Die Datenrate eines digitalen Signals ist proportional zu der Rate von logischen Übergängen, die in dem Signal gefunden werden, und wird manchmal als die Übergangsrate bezeichnet. Es wird erwartet, daß sich die Erhöhungen bei den Übergangsraten von Signalen, die durch moderne digitale Systeme erzeugt werden, in naher Zukunft weiterhin fortsetzen.
Schnelle oder hohe Übergangsraten, die typisch sind für die Signale, die durch moderne digitale Systeme erzeugt werden, stellen ein Problem für die Komponenten und Systeme dar, die diese Signale empfangen und verarbeiten müssen. Wenn sich die Übergangsraten erhöhen, besteht die Tendenz, daß sich die Kosten und die Komplexität dieser sogenannten „nachgeschalteten” Komponenten und Systeme dramatisch erhöhen. Analog dazu erhöhen schnelle Übergangsraten von Signalen, die durch moderne digitale Systeme erzeugt werden, auch wesentlich die Schwierigkeit, diese Systeme angemessenen und genau zu testen. Zumindest besteht die Tendenz, daß die schnelle Übergangsrate der Hochgeschwindigkeitssignale die Kosten der Prüfeinrichtung, die für angemessenes Testen erforderlich ist, erhöht. Außerdem wird eine relativ aufwendige Prüfeinrichtung durch Erhöhungen bei den Übergangsraten oft im Verlauf der Zeit veraltet. Die Veralterung moderner Prüfeinrichtungen im Zusammenhang mit Übergangsratenerhöhungen kann in sehr kurzer Zeit auftreten, wenn man das derzeitige rasante Tempo von Takt- und Übergangsratenerhöhungen betrachtet.
Um die Verwendung von aufwendigen, nachgeschalteten Hochgeschwindigkeitskomponenten zu vermeiden und die Notwendigkeit zum Aktualisieren oder Ersetzen von Prüfeinrichtung zu vermeiden, um Erhöhungen bei Übergangsraten zu bewältigen, ist es manchmal attraktiv, Lösungsansätze für die Signalverarbeitung und/oder das Testen zu verwenden, die versuchen, die maximalen Übergangsraten der Signale von Interesse zu reduzieren. Im wesentlichen kann die maximale Übergangsrate, die nachgeschaltete Komponenten und/oder Prüfeinrichtungen erfahren, in einigen Fällen durch Einfügen eines übergangsratenreduzierenden Elementes zwischen die Komponente oder das Teil der Prüfeinrichtung und das digitale System, das das Signal erzeugt, reduziert werden. Falls die Übergangsrate reduziert werden kann, während gleichzeitig die Integrität der Daten beibehalten wird, die in dem Signal enthalten sind, können kostengünstigere Komponenten verwendet werden, um das Signal zu verarbeiten und/oder das Gerät zu testen, das das Signal erzeugt hat. Obwohl sich die nachfolgende Erörterung der Einfachheit halber auf Prüfeinrichtung konzentriert, ist sie ebensogut auf jede nachgeschaltete Komponente anwendbar, die Hochgeschwindigkeitssignale empfangen und verarbeiten muß.
Ein Lösungsansatz zum Reduzieren von Übergangsraten ist als Frequenzteilung bekannt. Dieser Lösungsansatz ist für Signale sehr effektiv, wie z. B. Taktsignale, die relativ schmalbandig sind. Ein Bauelement, das als Frequenzteiler bekannt ist, reduziert die Frequenz oder Übergangsrate eines Signals. Typischerweise werden Frequenzteiler für digitale Signale unter Verwendung von einem oder mehreren Flip-Flops implementiert, und liefern eine Ganzzahlteilung der Eingangsfrequenz. Dieser Lösungsansatz ist jedoch nicht besonders sinnvoll für Signale, die Daten enthalten, da diese Signale typischerweise nicht schmalbandig sind. Darüber hinaus führt die Frequenzteilung von Signalen, die Daten enthalten, typischerweise zu dem Verlust von einem Teil der Daten des Signals. Der Verlust von Daten ist normalerweise nicht akzeptierbar. Daher wird diese Technik am häufigsten zum Reduzieren der Übergangsrate von Signalen, wie z. B. Taktsignalen, die wenig oder keine Daten enthalten, verwendet. Das Konzept der Frequenzteilung eines Taktsignals ist in 1A dargestellt. In 1A ist ein Frequenzteiler 10 mit einem Teilungsfaktor von 2 dargestellt, der auf der Basis eines Taktsignals arbeitet.
Ein weiterer Lösungsansatz für die Übergangsratenreduzierung, der manchmal als „Abtasten” oder „Sampling” bezeichnet wird, verwendet eine Signalverlaufsabtasteinrichtung zwischen dem zu testenden Gerät (DUT) und der Prüfeinrichtung. Das Signal wird durch die Signalverlaufsabtasteinrichtung abgetastet, um zwei oder mehr Teilsignale zu erzeugen, die jeweils einen Teil der Daten enthalten, die in dem ursprünglichen Signal mit höherer Geschwindigkeit enthalten sind. Die zwei oder mehr Teilsignale weisen jeweils eine niedrigere Übergangsrate auf als das ursprüngliche Signal. Mehrere parallele Kanäle innerhalb der Prüfeinrichtung verarbeiten dann die Teilsignale. Beispielsweise sind bei einer Implementierung die ungeradzahligen Abtastwerte des Signalverlaufs in einem ersten Teilsignal enthalten und werden durch einen ersten Kanal verarbeitet, während geradzahlige Abtastwerte in einem zweiten Teilsignal enthalten sind und durch einen zweiten Kanal verarbeitet werden. Typischerweise arbeiten die Kanäle der Prüfeinrichtung parallel, um die Teilsignale gleichzeitig zu verarbeiten.
Das Abtastkonzept ist in 1B und 1C dargestellt. Wie in 1B dargestellt ist, wird ein zu testendes Signal S_in durch eine Abtasteinrichtung abgetastet. Die Abtasteinrichtung wird durch ein Taktsignal CLK getaktet und Abtastwerte werden sowohl an der ansteigenden als auch der abfallenden Flanke des Taktsignals genommen. Die Abtasteinrichtung erzeugt zwei Teilsignale A und B, wie es in 1B dargestellt ist. Das Teilsignal A stellt die Amplituden von Abtastwerten des zu testenden Signals S_in an ungeradzahlige Abtastintervallen dar, die in diesem Fall den ansteigenden Flanken des Abtasttaktsignals CLK entsprechen. Das Teilsignal B stellt Abtastwerte an geradzahligen Abtastwertintervallen dar, die an den abfallenden Flanken des Abtasttaktsignals CLK genommen werden. Zwei parallele Kanäle werden in der Prüfeinrichtung (nicht gezeigt) verwendet, um die Teilsignale A und B gleichzeitig zu verarbeiten. Sobald diese verarbeitet sind, können Bitpegelinformationen des ursprünglichen zu testenden Signals extrahiert werden. Die effektive Übergangsratenreduzierung für das dargestellte Beispiel ist ein Faktor von 2. Weitere Reduzierungen bei der maximalen Übergangsrate können mit der Hinzufügung von mehr parallelen Kanälen, verzögerteren Versionen des Taktsignals CLK und mehr Teilsignalen realisiert werden.
1C stellt eine Implementierung einer Abtasteinrichtung 20 dar. Wie es dargestellt ist, umfaßt die Abtasteinrichtung ein erstes D-Flip-Flop 22 und ein zweites D-Flip-Flop 24. Das zu testende Signal S_in wird an Dateneingänge des ersten und des zweiten D-Flip-Flops 22, 24 angelegt. Das Abtasttaktsignal CLK wird an einen Takteingang des ersten D-Flip-Flops angelegt. Eine Inverse des Taktsignals CLK wird an den Takteingang des zweiten D-Flip-Flops 24 angelegt. Jede ansteigende Flanke des Taktsignals CLK bewirkt, daß das erste D-Flip-Flop 22 das Signal S_in abtastet, während jede abfallende Flanke des Taktsignals bewirkt, daß das zweite D-Flip-Flop 24 das Signal S_in abtastet. Die Teilsignale A und B werden an den Ausgängen Q des ersten bzw. des zweiten D-Flip-Flops 22, 24 ausgegeben.
Die Abtastwerte bei dem hierin oben beschriebenen Abtastlösungsansatz werden allgemein behandelt und können aus der Sicht der Verarbeitung als zwei oder mehr verschachtelte Signale angesehen werden. Bei diesem Lösungsansatz mißt die Abtasteinrichtung typischerweise die Signalamplitude an jedem Abtastwert. Daher sind Informationen bezüglich der digitalsignalübergangszeitgebung, d. h. dem Digitalsignalüberganstiming, im allgemeinen nicht verfügbar, außer auf einem groben Pegel. Zusätzlich ist oft eine sorgfältige Synchronisation der Abtasteinrichtung und des zu testenden Signals erforderlich, um die Gültigkeit und Verwendbarkeit der Abtastwerte in den Teilsignalen sicherzustellen.
Dementsprechend wäre es vorteilhaft, eine Vorrichtung und ein Verfahren für die Verwendung beim Testen und/oder Verarbeiten von digitalen Signalen zu haben, die die Frequenzskalierbarkeit einer Prüfeinrichtung oder von nachgeschalteten Kommunikationssignalverarbeitungskomponenten verbessern, beispielsweise durch Reduzieren der maximalen Übergangsrate der Signale. Zusätzlich wäre es wünschenswert, daß eine solche Vorrichtung und ein solches Verfahren, während die maximale Übergangsrate des Signals reduziert wird, die Übergangszeitgebungsinformationen des Signals beibehalten, wodurch ermöglicht wird, daß Präzisionszeitgebungstests an dem DUT durchgeführt werden, oder eine nachgeschaltete Präzisionssignalverarbeitung ermöglicht wird. Darüber hinaus wäre es wünschenswert, daß eine solche Vorrichtung und ein solches Verfahren realisiert werden könnten, ohne daß eine enge Synchronisation des zu testenden Signals oder die Verwendung eines synchronisierten Taktsignals erforderlich ist, und daß eine solche Vorrichtung und ein solches Verfahren unter Verwendung von Standardkomponenten implementiert werden könnten, die leicht verfügbar sind. Eine solche Vorrichtung und ein solches Verfahren würden einen seit langem bestehenden Bedarf in dem Bereich der Kommunikation und dem testen von digitalen IC und Systemen mit hoher Übergangsrate decken.
Die DE 35 46 132 A1 und die EP 0 270 191 A2 betreffen jeweils eine Schaltung zur Erzeugung von Taktsignalen, beispielsweise zur Ansteuerung von Demultiplexern; sie betreffen jedoch nicht das Gebiet des Testens von Geräten mittels automatischen Testern, bei denen eine Reduzierung einer Übergangsrate eines digitalen Eingangssignals erwünscht wäre.
Es ist die Aufgabe der vorliegenden Erfindung, ein System zu schaffen, das eine Übergangsrate eines digitalen Eingangssignals von zu testenden Geräten bei automatischem Testen reduziert.
Diese Aufgabe wird durch ein System gemäß Anspruch 1 gelöst.
Die vorliegende Erfindung liefert einen neuartigen Ansatz zum Reduzieren einer maximalen Übergangsrate von digitalen Signalen, der insbesondere bei der Digitalsignalverarbeitung und zum Durchführen von Digitalübergangszeitgebungstesten an einem zu testenden Gerät nützlich ist. Ein digitales Signal wird in zwei oder mehr Signale gespaltet, während die Zeitgebung der Übergänge in dem Signal beibehalten wird. Die Übergangsspaltungsvorrichtung der vorliegenden Erfindung ist mit leicht verfügbaren Komponenten implementiert und reduziert die maximale Übergangsrate eines digitalen Signals mindestens um einen Faktor von 2. Mit der Übergangsspaltungsvorrichtung der vorliegenden Erfindung wird ein Hochfrequenzsignal unterteilt in zwei äquivalente Signale mit niedriger Frequenz ohne den Verlust jeglicher Informationen, einschließlich Übergangszeitgebungsinformationen. Die Übergangsspaltungsvorrichtung kann in Kaskade geschaltet werden, um größere Reduzierungen bei den maximalen Übergangsraten zu erreichen.
Bei einem Ausführungsbeispiel der vorliegenden Erfindung ist ein System oder eine Kaskade von Übergangsspaltervorrichtungen vorgesehen. Das System spaltet ein digitales Eingangssignal in eine Mehrzahl von Ausgangssignalen, wobei jedes Ausgangssignal einen Bruchteil einer Übergangsrate des Eingangssignals aufweist. Das System umfaßt eine erste Lage von Übergangsspaltern mit einem ersten Eingang, der das Eingangssignal empfängt, und zwei ersten Ausgängen. Die erste Lage von Übergangsspaltern erzeugt unterschiedliche erste Ausgangssignale. Die Ausgangssignale der ersten Lage weisen jeweils eine Hälfte der Übergangsrate des Eingangssignals auf. Das System umfaßt ferner ein Paar von zweiten Lagen von Übergangsspaltern. Jeder zweite Übergangsspalter weist einen zweiten Eingang und zwei zweite Ausgänge auf. Jedes Ausgangssignale der ersten Lage wird durch einen anderen der zweiten Lageneingänge empfangen. Beide der Übergangsspalter der zweiten Lage erzeugen zwei unterschiedliche Ausgangssignale der zweiten Lage. Die Ausgangssignale der zweiten Lage weisen jeweils ein Viertel der Übergangsrate des ursprünglichen Eingangssignals auf. Das System der Übergangsspalter weist 2^M Ausgänge auf, wobei M die, Anzahl von Lagen ist. Jedes Ausgangssignal von einem Systemausgang weist einen Bruchteil der Übergangsrate des ursprünglichen digitalen Eingangssignals auf, die proportional zu 2^M ist und behält die relative Zeitgebung der Übergänge in dem ursprünglichen Eingangssignal bei.
Bei einem Ausführungsbeispiel umfaßt die Übergangsspaltungsvorrichtung zwei Daten- oder D-Latches und einen Invertierer, der mit dem Freigabeeingang von einem der Latches verbunden ist. Jeder Datenlatch erzeugt ein unterschiedliches Ausgangssignal, das bezüglich der Übergangsrate des digitalen Signals eine reduzierte Übergangsrate aufweist. Das digitale Eingangssignal wird an einem ersten Latchfreigabeeingang eines ersten der Latches empfangen, und dem Invertierer, der mit dem Freigabeeingang eines zweiten der Latches verbunden ist. Das Eingangssignal umfaßt unterschiedliche Übergangstypen, wie z. B. einen Übergang von einem niedrigen logischen Zustand zu einem hohen logischen Zustand und einen Übergang von einem hohen logischen Zustand zu einem niedrigen logischen Zustand. Ein weiterer Übergangstyp kann die Zeitgebung oder das Auftreten eines speziellen Übergangs sein. Die Ausgangssignale von den Datenlatches weisen jeweils einen unterschiedlichen Satz von Übergängen auf, die dem Auftreten und/oder den Typen von Übergängen in dem Eingangssignal entsprechen. Ein Übergangstyp aktiviert den ersten Datenlatch und deaktiviert den zweiten Datenlatch, so daß der aktivierte erste Latch in seinem jeweiligen Ausgangssignal einen Übergang erzeugt. Ein anderer zweiter Übergangstyp aktiviert den zweiten Datenlatch und deaktiviert den ersten Datenlatch, so daß in dem Ausgangssignal des aktivierten zweiten Latches ein Übergang erzeugt wird. Die Summe der reduzierten Übergangsraten (oder die Anzahl von Übergängen pro Zeiteinheit) des ersten Ausgangssignals und des zweiten Ausgangssignals ist gleich wie die Übergangsrate des ursprünglichen digitalen Eingangssignals, das abhängig von der Anwendung verarbeitet oder von dem zu testenden Gerät getestet wird.
Bei anderen Ausführungsbeispielen umfaßt die Übergangsspaltervorrichtung entweder zwei Daten-Flip-Flops oder zwei Umschalt-Flip-Flops. Gleichartig zu dem Datenlatchausführungsbeispiel taktet ein Übergangstyp in dem digitalen Eingangssignal ein erstes der Flip-Flops, aber nicht das andere, so daß das Ausgangssignal von dem getakteten Flip-Flop einen Übergang aufweist, der dem Auftreten dieses Übergangstyps entspricht. Ein anderer Übergangstyp in dem Eingangssignal taktet ein zweites der Flip-Flops, aber nicht das erste, so daß das Ausgangssignal von dem getakteten zweiten Flip-Flop einen Übergang aufweist, der dem Auftreten dieses anderen Übergangstyps entspricht.
Die verschiedenen Merkmale und Vorteile der vorliegenden Erfindung werden mit Bezugnahme auf die folgende detaillierte Beschreibung in Verbindung mit den beiliegenden Zeichnungen besser verständlich, wobei gleiche Bezugszeichen gleiche Strukturelemente bezeichnen.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1A ein Blockdiagramm eines herkömmlichen Lösungsansatzes zum Reduzieren der Frequenz eines Taktsignals unter Verwendung eines Frequenzteilers;
1B ein Zeitgebungsdiagramm eines Signals mit einer reduzierten Übergangsrate unter Verwendung eines herkömmlichen Abtastlösungsansatzes;
1C ein schematisches Diagramm einer herkömmlichen Vorrichtung zum Abtasten des Signals von 1B;
2A ein Blockdiagramm einer Übergangsspaltungsvorrichtung der vorliegenden Erfindung zum Spalten eines digitalen Signals;
2B ein Zeitgebungsdiagramm der Beziehung zwischen Übergängen in einem Eingangssignal und Übergängen in einem Paar von Ausgangssignalen, die durch die Übergangsspaltungsvorrichtung von 2A erzeugt werden;
3 ein Ausführungsbeispiel einer Übergangsspaltervorrichtung gemäß der vorliegenden Erfindung, die D-Typ-Latches verwendet;
4 ein weiteres Ausführungsbeispiel einer Übergangsspaltervorrichtung gemäß der vorliegenden Erfindung, die D-Typ-Flip-Flops verwendet;
5 noch ein weiteres Ausführungsbeispiel einer Übergangsspaltervorrichtung der vorliegenden Erfindung, die Umschalt-Typ-Flip-Flops verwendet;
6 ein Blockdiagramm einer Zwei-Lagen-Kaskade von drei Übergangsspaltervorrichtungen der vorliegenden Erfindung;
7 ein Blockdiagramm eines Übergangsspalters der vorliegenden Erfindung mit K Ausgängen, wobei K eine gerade Zahl ist;
8 ein Flußdiagramm eines Verfahrens zum Übergangsspalten der vorliegenden Erfindung; und
9 ein Flußdiagramm eines weiteren Verfahrens zum Übergangsspalten der vorliegenden Erfindung.
Die vorliegende Erfindung ist eine neuartige Vorrichtung und ein Verfahren zum Reduzieren einer maximalen Übergangsrate eines digitalen Signalverlaufsignals. Insbesondere behalten die Vorrichtung und das Verfahren der vorliegenden Erfindung Zeitgebungsinformationen bei, die den Zustandsübergängen in dem digitalen Signalverlauf des Signals zugeordnet sind. Das Verfahren und die Vorrichtung sind auf das Testen von digitalen Hochgeschwindigkeitsgeräten anwendbar, insbesondere das Testen mit Prüfinstrumenten. Zusätzlich sind das Verfahren und die Vorrichtung anwendbar auf das Verarbeiten von digitalen Hochgeschwindigkeitssignalen durch nachgeschaltete Komponenten mit geringerer Geschwindigkeit. Der Einfachheit halber konzentriert sich die nachfolgende Erörterung auf das Verfahren und die Vorrichtung der vorliegenden Erfindung, wie sie auf das Testen eines zu testenden Geräts (DUT) mit einer Prüfeinrichtung oder einer automatischen Prüfeinrichtung (ATE; ATE = automated test equipment) angewendet werden. Diese Erörterung ist jedoch gleichermaßen anwendbar auf digitale Signalverarbeitung durch nachgeschaltete Komponenten bei Kommunikationsanwendungen. Ein Fachmann auf diesem Gebiet wird die Äquivalenz einer Prüfeinrichtung und jeder anderen nachgeschalteten Komponente erkennen, die ein digitales Hochgeschwindigkeitssignal von einem digitalen Gerät empfängt.
Die Übergangsspaltervorrichtung der vorliegenden Erfindung erzeugt aus einem einzigen Eingangssignal zwei Ausgangssignale. Ein erstes Ausgangssignal stellt ungeradzahlige Übergänge dar, während ein zweites Ausgangssignal geradzahlige Übergänge darstellt. Die Zeitunterschiede zwischen den Übergängen in dem ersten Ausgangsignal sind gleich wie die Zeitunterschiede zwischen den ungeradzahligen Übergängen in dem Eingangssignal. Die Zeitunterschiede zwischen den Übergängen indem zweiten Ausgangssignal sind gleich wie die Zeitunterschiede zwischen den geradzahligen Übergängen in dem Eingangssignal. Darüber hinaus reflektiert die relative Zeitgebung zwischen den Übergängen in dem ersten und dem zweiten Ausgangssignal die relative Zeitgebung zwischen den Übergängen in dem Eingangssignal.
Um den Betrieb der Übergangsspaltervorrichtung der vorliegenden Erfindung besser zu verstehen, betrachte man ein Beispiel, das in 2A und 2B dargestellt ist. 2A stellt ein Blockdiagramm einer Übergangsspaltervorrichtung 100 der vorliegenden Erfindung zusammen mit einer typischen ATE 101 dar. Der Übergangsspalter 100 umfaßt ein Eingangstor, ein erstes und ein zweites Ausgangstor und einen Spalter, der zwischen das Eingangstor und das erste und zweite Ausgangstor geschaltet ist. Die Vorrichtung 100 wirkt auf einem beispielhaften Eingangssignal S_in, um ein erstes Ausgangssignal S_a und ein zweites Ausgangssignal S_b zu erzeugen. Die Ausgangssignale S_a und S_b weisen aufgrund der Aktion des Übergangsspalters 100 eine niedrigere maximale Übergangsrate auf als das Eingangssignal S_in. Die ATE 101 empfängt und verarbeitet das Paar von Ausgangssignalen S_a und S_b. 2B stellt die Beziehung zwischen den Übergängen in dem Eingangssignal S_in und dem ersten und dem zweiten Ausgangssignal S_a und S_b dar.
Wenn das Eingangssignal S_in mit Bezugnahme auf 2B an einen Eingang der Übergangsspaltervorrichtung 100 angelegt wird, beginnt der Übergangsspalter damit, Übergänge (d. h. Änderungen in dem logischen Zustand) in dem Eingangssignal S_in zu suchen. Auf das Erfassen eines ersten Übergangs t₁ hin erzeugt der Übergangsspalter 100 einen ersten Übergang t_a1 in dem ersten Ausgangssignal S_a. Falls beispielsweise angenommen wird, daß das erste Ausgangssignal S_a an einem niedrigen Zustand „0” beginnt, wie es in 2B dargestellt ist, dann bewirkt der Übergangsspalter 100, daß das erste Ausgangssignale S_a auf das Erfassen eines ersten Übergangs t₁ hin von dem niedrigen Zustand „0” zu einem hohen Zustand „1” übergeht. Auf das Erfassen eines zweiten Übergangs t₂ in dem Signal S_in hin erzeugt der Übergangsspalter 100 einen ersten Übergang t_b1 in dem zweiten Ausgangssignal S_b. Ein dritter Übergang t₃ im dem Signal S_in führt zu einem zweiten Übergang t_a2 in dem ersten Ausgangssignale S_a, während ein vierter Übergang t₄ zu einem zweiten Übergang t_b2 in dem zweiten Ausgangssignale S_b führt. Der Prozeß wiederholt sich für alle Übergänge in dem Eingangssignal S_in, so daß Übergänge in dem ersten Ausgangssignal S_a ungeradzahligen Übergängen entsprechen, und Übergänge in dem zweiten Ausgangssignal S_b ungeradzahligen Übergängen in dem Eingangssignal S_in entsprechen.
Die relative Zeitgebung der Übergänge in dem ersten Signal S_a und dem zweiten Signal S_b, die durch den Übergangsspalter 100 erzeugt werden, entsprechen der relativen Zeitgebung der jeweiligen Übergänge in dem Eingangssignal S_in. Mit entsprechen ist gemeint, daß der Zeitunterschied zwischen einem Paar von Übergängen in dem ersten Signal S_a oder dem zweiten Signal S_b gleich ist wie der Zeitunterschied zwischen den entsprechenden Übergängen in dem Eingangssignal S_in. Darüber hinaus ist der relative Zeitunterschied zwischen einem Paar von Übergängen, einem in dem ersten Ausgangssignal S_a und einem in dem zweiten Ausgangssignal S_b gleich wie der Zeitunterschied zwischen zwei entsprechenden Übergängen in dem Eingangssignal S_in.
Mit erneuter Bezugnahme auf das in 2A und 2B dargestellte Beispiel ist der Zeitunterschied zwischen den Übergängen t_a1 und t_a2 des ersten Ausgangssignals S_a gleich wie der Zeitunterschied zwischen den Übergängen t₁ und t₃ des Eingangssignals S_in. Gleichartig dazu ist der Zeitunterschied zwischen den Übergängen t_b1 und t_b2 des zweiten Ausgangssignals S_b gleich wie der Unterschied zwischen den Übergängen t₂ und t₄ des Eingangssignals S_in. Ferner ist der Zeitunterschied zwischen den Übergängen t_a2 und t_b2 des ersten Ausgangssignals S_a bzw. des zweiten Ausgangssignals S_b gleich wie der Zeitunterschied zwischen den Übergängen t₃ und t₄ des Eingangssignals S_in. Somit behält der Übergangsspalter 100 der vorliegenden Erfindung die Zeitgebungsinformationen aller Übergänge in dem Zeitgebungssignal S_in bei, wenn er die Ausgangssignale S_a und S_b erzeugt.
Der Übergangsspalter 100 der vorliegenden Erfindung reduziert außerdem die maximale Übergangsrate der Ausgangssignale S_a und S_b um einen Faktor von 2 bezüglich der Übergangsrate des Eingangssignals S_in. Jeder andere Übergang in dem Eingangssignal S_in erzeugt schließlich einen einzigen Übergang in nur einem der Ausgangssignale.
Wie es in 2A dargestellt ist, können die beiden Ausgangssignale S_a und S_b mit einer niedrigeren Übergangsrate durch zwei parallele Kanäle einer ATE unabhängig und parallel verarbeitet werden. Die beiden parallelen Kanäle CH₁ und CH₂ müssen nur in der Lage sein, Übergangsraten handzuhaben, die eine Hälfte derjenigen des Eingangssignals S_in sind. Nachfolgendes Verarbeiten innerhalb der ATE kann verwendet werden, um die beiden Sätze von Übergangszeitdaten, die durch die parallelen Kanäle CH₁ und CH₂ erzeugt werden, neu zu integrieren, und dadurch die Extraktion aller Zeitgebungsdaten zu ermöglichen, die dem ursprünglichen Eingangssignal S_in zugeordnet sind. Bei einer Kommunikationsanwendung wird die ATE 101 ersetzt durch Komponenten für digitale Signalverarbeitung. Die nachgeschalteten Komponenten sind leichter in der Lage, die Ausgangssignale S_a und S_b mit einer niedrigen Übergangsrate der vorliegenden Erfindung zu verarbeiten.
Es sollte angemerkt werden, daß die Erörterung hier oben sich auf Zeitgebungsunterschiede von Übergängen als „gleich” bezogen hat. Dies läßt vermuten, daß ideale Komponenten verwendet werden, um den Übergangsspalter 100 zu implementieren. Ein Fachmann auf diesem Gebiet würde erkennen, daß der Grad der Gleichheit von den Zeitgebungscharakteristika der Geräte abhängt, die verwendet werden, um den Übergangsspalter 100 zu implementieren. Sehr gute Annäherungen an die Gleichheit, die zumindest für Test- und Meßzwecke ausreichen, können in der Praxis leicht erreicht werden. Der Schutzbereich der Erfindung ist jedoch nicht auf gleiche Zeitgebungsunterschiede von Übergängen begrenzt.
3 stellt ein Blockdiagramm eines Ausführungsbeispiels der Übergangsspaltervorrichtung 100 der vorliegenden Erfindung dar. Bei diesem Ausführungsbeispiel umfaßt der Spalter ein erstes Latch 102 und ein zweites Latch 104. Jedes Latch 102, 104 weist einen Dateneingang D, einen Freigabeeingang G und einen Ausgang Q auf. Der Spalter des Übergangsspalters 100 umfaßt ferner einen ersten Invertierer 106 und einen zweiten Invertierer 108. Ein Eingangssignal S_in wird an den Freigabeeingang G des ersten Latch 102 und an einen Eingang des ersten Invertierers 106 angelegt. Der Ausgang des ersten Invertierers 106 ist mit dem Freigabeeingang G des zweiten Latch 104 verbunden. Der Ausgang des ersten Latch 102 ist mit dem Dateneingang D des zweiten Latch 104 verbunden. Der Ausgang Q des zweiten Latch 104 ist mit einem Eingang des zweiten Invertierers 108 verbunden. Der Ausgang des zweiten Invertierers 108 ist mit dem Dateneingang D des ersten Latch 102 verbunden. Wenn das Eingangssignal S_in angelegt wird, wird das Signal S_a an dem Ausgang Q des ersten Latch 102 erzeugt, während das Signal S_b an dem Ausgang Q des zweiten Latch 104 erzeugt wird.
Die Latches 102, 104 sind in der Technik als transparente Datenlatches bekannt. Wenn sie aktiviert sind, ist der ausgegebene logische Zustand der Latches 102, 104 gleich wie der eingegebene logische Zustand, der an dem Dateneingang D vorliegt. Wenn sie deaktiviert sind, ist der ausgegebene logische Zustand der Latches 102, 104 der logische Zustand, der an dem Dateneingang während der letzten Periode, in der die Latches 102, 104 aktiviert waren, vorlag. Falls beispielsweise ein logisch hoher Zustand „H” an den Freigabeeingang G eines Datenlatch 102, 104 angelegt wird, folgt der Ausgang Q jedes Latches 102, 104 dem logischen Zustand des Dateneingangs D. Wenn ein logisch niedriger Zustand „L” dann an den Freigabeeingang G der Latches 102, 104 angelegt wird, bleibt der logische Zustand des Ausgangs Q stabil, unabhängig von dem logischen Zustand, der an den Dateneingang D angelegt wird.
Angenommen, das Eingangssignal S_in an dem Freigabeeingang G und die zwei Ausgangssignale S_a und S_b an den Ausgängen Q des ersten bzw. des zweiten Latches 102, 104 werden zu einem logisch niedrigen Zustand gezwungen, der hierin nachfolgend als „0” dargestellt ist, und ferner wird angenommen, daß eine „1” für die Zwecke der folgenden Erörterung einen logisch hohen Zustand darstellt.
Ein erster Übergang von dem logischen Zustand „0” zu dem logischen Zustand „1” in dem Eingangssignal S_in aktiviert das erste Latch 102 und deaktiviert das zweite Latch 104. Das Ausgangssignal des zweiten Latch 104, anfangs ein logischer Zustand „0”, wird durch den zweiten Invertierer 108 zu einem logischen Zustand „1” umgewandelt, und da das erste Latch 102 aktiviert ist, breitet sich die logische „1” durch das Latch 102 zu dem Ausgang Q aus. Die Ausbreitung der logischen „1” durch das erste Latch 102 bewirkt, daß ein Übergang von einer logischen „0” zu einer logischen „1” in dem Ausgangssignal S_a erzeugt wird. Da das zweite Latch 104 deaktiviert ist, tritt zu diesem Zeitpunkt in dem Ausgangssignal S_b kein Übergang auf.
Ein zweiter Übergang in dem Eingangssignal S_in ist von der logischen „1” zu einer logischen „0” und bewirkt, daß das erste Latch 102 deaktiviert wird und das zweite Latch 104 aktiviert wird. Das Deaktivieren des ersten Latch 102 bewirkt, daß dessen Ausgang Q bei der logischen „1” bleibt. Kurz vor dem Logische-„1”-zu-Logische-„0”-Übergang wird der Ausgang Q des zweiten Latch 104 eine logische „0”. Da die logische „1” an dem Dateneingang D des zweiten Latch 104 vorliegt, wenn sie durch den zweiten Übergang in dem Eingangssignal S_in aktiviert wird, breitet sich die logische „1” durch das zweite Latch 104 aus und erzeugt einen Logische-„0”-zu-Logische-„1”-Übergang in dem Ausgangssignal S_b. Das Ausgangssignal S_a ändert sich an diesem Punkt nicht, da das erste Latch 102 deaktiviert ist.
Ein dritter Übergang in dem Eingangssignal S_in ist von der logischen „0” zu einer logischen „1”. Dieser Übergang aktiviert das erste Latch 102 und deaktiviert das zweite Latch 104. Das zweite Latch 104 hält die logische „1” an seinem Ausgang Q, der durch die Aktion des zweiten Invertierers 108 die logische „0” dem Dateneingang D des ersten Latch 102 präsentiert. Die logische „1” breitet sich durch das erste Latch 102 aus und bewirkt einen Logische-„1”-zu-Logische-„0”-Übergang in dem Signal S_a. Ein vierter Übergang bewirkt gleichartig dazu einen Logische-„1”-zu-Logische-„0”-Übergang in dem Ausgangssignal S_b. Somit erzeugt der Übergangsspalter 100, der in 3 dargestellt ist, einen Übergang in dem Ausgangssignal S_a für alle ungeradzahligen Übergänge in dem Eingangssignal S_in und erzeugt einen Übergang in dem Ausgangssignal S_b für alle geradzahligen Übergänge in dem Eingangssignal S_in.
Ein Fachmann auf diesem Gebiet würde ohne weiteres erkennen, daß es mehrere alternative, aber äquivalente Formen des Spalters des Übergangsspalters 100 gibt. Einige Latches liefern beispielsweise sowohl einen Ausgang Q' als auch einen invertierten Ausgang Q'. Eine äquivalente Form des Übergangsspalters 100 könnte aufgebaut werden, wobei ein beide der Latches die beiden Ausgangstypen (Ausgang Q und invertierter Ausgang Q') aufweisen, und den zweiten Invertierer 108 auslassen. Der invertierte Ausgang Q' des zweiten Latch 104' wird dann mit dem Dateneingang D des ersten Latch 102, 102' verbunden. Alle solchen äquivalenten Formen liegen innerhalb des Schutzbereichs der vorliegenden Erfindung.
4 stellt ein weiteres Ausführungsbeispiel des Übergangsspalters 100' der vorliegenden Erfindung dar. Bei diesem Ausführungsbeispiel umfaßt der Spalter ein erstes Flip-Flop 112 und ein zweites Flip-Flop 114. Das erste Flip-Flop 112 und das zweite Flip-Flop 114 weisen jeweils einen Dateneingang D, einen Takteingang, einen Ausgang Q und einen invertierten Ausgang Q' auf. Der invertierte Ausgang Q' erzeugt einen logischen Zustand, der das Inverse des logischen Zustands an dem Ausgang Q ist. Die Flip-Flops sind sogenannte „Daten-Flip-Flops” oder „D-Flip-Flops”. Wie es Standardpraxis ist, wird der Takteingang in dem in 4 dargestellten Blockdiagramm durch das Dreieck angezeigt. Der Spalter des Übergangsspalters 100' umfaßt ferner einen Invertierer 116. Ein Eingangssignal S_in wird an den Takteingang des ersten Flip-Flops 112 und an einen Eingang des Invertierers 116 angelegt. Ein Ausgang des Invertierers 116 ist mit dem Takteingang des zweiten Flip-Flops 114 verbunden. Der invertierte Ausgang Q' des ersten Flip-Flops 112 ist mit dem Dateneingang D des ersten Flip-Flops 112 verbunden. Der invertierte Ausgang Q' des zweiten Flip-Flops 114 ist mit dem Dateneingang D des zweiten Flip-Flops 114 verbunden. Das Ausgangssignal S_a wird durch den Ausgang Q des ersten Flip-Flops 112 erzeugt, während das Ausgangssignal S_b durch den Ausgang Q des zweiten Flip-Flops 114 erzeugt wird.
Um den Betrieb des Übergangsspalters 100' zu verstehen, nehme man an, daß das Eingangssignal S_in und die Ausgangssignale S_a und S_b an einer Niedrigzustand- „0” beginnen, ein erster Übergang von der logischen „0” zu einer logischen „1” in dem Signal S_in taktet das erste Flip-Flop 112. Wenn es getaktet ist, überträgt das erste Flip-Flop 112 die logische „1”, die durch den invertierten Ausgang Q', der an seinem Dateneingang D vorliegt, erzeugt wird, zu seinem Ausgang Q, was zu einem Logische-„0”-zu-Logische-„1”-Übergang in dem Signal S_a führt. Gleichzeitig geht der invertierte Ausgang Q' des ersten Flip-Flops 112 von der logischen „1”, die vordem Takten vorliegt, zu der logischen „0” über. Ein zweiter Übergang in dem Signal S_in ist von der logischen „1” zu einer logischen „0”, die das zweite Flip-Flop 114 taktet, aufgrund des Vorliegens des Invertierers 116 an dem Takteingang des zweiten Flip-Flops 114. Wenn es getaktet ist, überträgt das zweite Flip-Flop 114 die logische „1” an seinem Dateneingang D zu seinem Ausgang Q, was zu einem Logische-„0”-zu-Logische-„1”-Übergang in dem Signal S_b führt. Gleichzeitig geht der invertierte Ausgang Q' des zweiten Flip-Flops 114 von der logischen „1”, die vor dem Takten vorliegt, zu der logischen „0” über. Ein dritter Übergang in dem Eingangssignal S_in ist von der logischen „0” zu der logischen „1”, die das erste Flip-Flop 112 erneut taktet, usw.
Noch ein weiteres Ausführungsbeispiel des Übergangsspalters 100'' der vorliegenden Erfindung ist in 5 dargestellt. Der Spalter umfaßt ein erstes Umschalt- oder T-Flip-Flop 122, ein zweites Umschalt-Flip-Flop 124 und einen Invertierer 126. Jedes der Umschalt-Flip-Flops 122, 124 weist einen Takteingang auf, der als Dreieck dargestellt ist, und einen Ausgang Q. Der Ausgangszustand eines Umschalt-Flip-Flops ändert sich jedesmal zu einem komplementären Zustand, wenn das Flip-Flop getaktet wird (d. h. logische „0” zu logische „1” oder logische „1” zu logische „0”). Das Eingangssignal S_in wird an den Takteingang des ersten Umschalt-Flip-Flops 122 und an einen Eingang des Invertierers 126 angelegt. Ein Ausgang des Invertierers ist mit dem Takteingang des zweiten Umschalt-Flip-Flops 124 verbunden. Der Ausgang Q des ersten Umschalt-Flip-Flops erzeugt das Signal S_a, während der Ausgang Q des zweiten Umschalt-Flip-Flops 124 das Signal S_b erzeugt. Der Übergangsspalter 100'' ist äquivalent zu dem Übergangsspalter 100', aber allgemeiner als derselbe, da die Verbindungskonfiguration von jedem der beiden D-Flip-Flops 112, 114 in dem Übergangsspalter 100' eine Möglichkeit zum Implementieren eines Umschalt-Flip-Flops ist, die in der Technik bekannt ist.
Angenommen, daß das Eingangssignal S_in und die Ausgangssignale S_a und S_b wie vorher mit einer Niedrigzustand „0” beginnen, taktet ein erster Übergang von der logischen „0” zu einer logischen „1” in dem Signal S_in das erste Umschalt-Flip-Flop 122. Wenn es getaktet ist, ändert das erste Umschalt-Flip-Flop 122 seinen Ausgangszustand von der logischen „0” zu der logischen „1” und führt somit einen Übergang in das Signal S_a ein. An einem zweiten Übergang in dem Signal S_in (von der logischen „1” zu einer logischen „0”) wird das zweite Umschalt-Flip-Flop 124 getaktet. Wenn es getaktet ist, ändert das zweite Umschalt-Flip-Flop 124 seinen Ausgangszustand von der logischen „0” zu einer logischen „1” und fuhrt somit einen Übergang in das Signal S_b ein. An dem nächsten Logische-„0”-zu-Logische-„1”-Übergang wird das erste Umschalt-Flip-Flop 122 getaktet und schaltet seinen Ausgangszustand um, während an dem nächsten Logische-„1”-zu-Logische-„0”-Übergang das zweite Umschalt-Flip-Flop 124 getaktet wird und seinen Ausgangszustand umschaltet.
Vorteilhafterweise kann die Übergangsspaltervorrichtung 100, 100', 100'' der vorliegenden Erfindung in Kaskade geschaltet werden, um den Betrag der Übergangsratenreduzierung, die realisiert wird, zu erhöhen. Eine einzige Übergangsspaltervorrichtung 100, 100', 100'' reduziert die maximale Übergangsrate um einen Faktor von 2. Das Hinzufügen einer zweiten Lage von Übergangsspaltervorrichtungen 100, 100', 100'' nach einer ersten Übergangsspaltervorrichtung 100, 100', 100'' erzeugt Ausgangsignale, die maximale Übergangsraten aufweisen, die um einen Faktor von 4 reduziert werden, im Vergleich zu der Übergangsrate des Eingangssignals S_in. Im allgemeinen ist der Übergangsratenreduzierungsfaktor, der durch das Kaskadieren von Lagen von Übergangsspaltervorrichtungen 100, 100', 100'' erreicht werden kann, gleich 2^M, wobei M die Anzahl von Lagen ist. 6 stellt eine Kaskade von drei Übergangsspaltervorrichtungen 100, 100', 100'' in M = zwei Lagen dar. Die Ausgangssignale S_a und S_b von Lage 1, die jeweils eine Hälfte der Übergangsrate des Eingangssignals S_in aufweisen, werden die Eingangssignale zu den Vorrichtungen 100, 100', 100'' der Lage 2. Die Ausgangssignale S_a1, S_a2, S_b1 und S_b2 von Lage 2 weisen jeweils ein Viertel der Übergangsrate des Eingangssignal S_in auf, gemäß diesem Ausführungsbeispiel der in Kaskade geschalteten Vorrichtungen der vorliegenden Erfindung.
Bei noch einem weiteren Aspekt der vorliegenden Erfindung ist eine Übergangsspaltervorrichtung 200 mit K Ausgängen vorgesehen, wobei K eine gerade Zahl ist, die größer oder gleich ist wie 2. 7 stellt ein Blockdiagramm der Übergangsspaltervorrichtung 200 dar. Die Übergangsspaltervorrichtung 200 umfaßt K transparente Latches 202 ₁, 202 ₂, 202 ₃, ..., 202 _K. Jedes der transparenten Latches 202 weist einen Dateneingang D, einen Freigabeeingang G und einen Ausgang Q auf. Ein Eingangstor des Übergangsspalters 200 ist mit dem Freigabeeingang G aller ungeradzahligen transparenten Latches 202 ₁, 202 ₃, ..., 202 _K-1 verbunden. Das Eingangstor des Übergangsspalters 200 ist ferner invertiert mit dem Freigabeeingang G aller geradzahligen transparenten Latches 202 ₂, 202 ₄, ..., 202 _K verbunden. Der Ausgang Q des ersten transparenten Latch 202 ₁ ist mit dem Dateneingang D des zweiten transparenten Latch 202 ₂ verbunden. Der Ausgang Q des zweiten Latch 202 ₂ ist mit dem Dateneingang D des dritten Latch 202 ₃ verbunden. Gleichartig dazu ist der Ausgang Q des dritten transparenten Latch 202 ₃ mit dem Dateneingang D des vierten Latch 202 ₄ verbunden, usw., bis das K-te Latch 202 _K erreicht ist. Der Ausgang Q des K-ten transparenten Latch 202 _K ist entweder unter Verwendung eines Invertierers 206 invertiert mit dem Dateneingang D des ersten transparenten Latch 202 ₁ verbunden, oder der K-te Latch 202 _K kann zwei Ausgänge Q und Q' umfassen, wobei der Ausgang Q' ein invertierter Ausgang ist, der mit dem Dateneingang D des ersten transparenten Latch 202 ₁ verbunden ist.
Bei dem bevorzugten Ausführungsbeispiel ist das Eingangstor invertiert mit allen geradzahligen Latches 202 ₂, 202 ₄, ..., 202 _K verbunden, unter Verwendung einer Mehrzahl von Invertierern 204 zwischen dem Eingangstor und den Freigabeeingängen G der Latches 202. Ein erster Invertierer 204 ₁ der Mehrzahl ist zwischen das Eingangstor und den Freigabeeingang G des zweiten Latch 202 ₂ geschaltet, ein zweiter Invertierer 204 ₂ der Mehrzahl ist zwischen das Eingangstor und den Freigabeeingang G des vierten Latch 202 ₄ geschaltet, usw., einschließlich eines Invertierers 204 _K/2 auf dem Freigabeeingang des K-ten Latch 202 _K. Alternativ können geradzahlige Latches 202 ₂, 202 ₄, ..., 202 _K einen invertierten Freigabeeingang G' aufweisen, und die Mehrzahl von Invertierern 204 kann ausgelassen werden. Gleichartig kann, wie oben erwähnt, ein Invertierer 206 verwendet werden, um den K-ten Ausgang Q mit dem Dateneingang D des ersten Latch 202 ₁ zu verbinden. Alternativ kann ein K-tes transparentes Latch 202 _K mit einem invertierten Ausgang Q' verwendet werden, und der Invertierer 206 kann ausgelassen werden.
Um den Betrieb der Übergangsspaltervorrichtung 200 zu verstehen, nehme man an, daß ein Eingangssignal S_in an das Eingangstor des Übergangsspalters 200 angelegt wird, und K Ausgangssignale S₁, S₂, ..., S_K an den Ausgängen Q jedes der Latches 202 erzeugt werden. Man nehme außerdem an, daß das Eingangssignal S_in und die Ausgangssignale S₁, S₂, ..., S_K alle mit einem logischen Zustand von „0” beginnen. Ein erster Übergang in dem Eingangssignal S_in von „0” zu „1” aktiviert die ungeradzahligen Latches 202 ₁, 202 ₃, ..., 202 _K-1 Eine logische „1”, die an dem Dateneingang D des ersten Latch 202 ₁ vorliegt, wird zu dem Ausgang Q des ersten Latch 202 ₁ übertragen, um einen Übergang in dem Ausgangssignal S₁ zu erzeugen. Der Übergang, der durch das erste Latch 202 ₁ erzeugt wird, rührt daher, daß das invertierte Ausgangssignal S_K von dem K-ten Latch 202 _K mit dem Dateneingang D des ersten Latch 202 ₁ verbunden ist. Alle anderen Ausgangssignale S₂, S₃, ..., S_K bleiben durch den ersten Übergang unverändert. Ein zweiter Übergang in dem Eingangssignal S_in deaktiviert die ungeradzahligen Latches 202 ₁, 202 ₃,..., 202 _K-1 und aktiviert die geradzahligen Latches 202 ₂, 202 ₄, ..., 202 _K. Eine logische „1”, die an dem Dateneingang D des zweiten Latch 202 ₂ vorliegt, wird zu dem Ausgang Q des zweiten Latch 202 ₂ übertragen und induziert dadurch einen Übergang in dem Ausgangssignal S₂. Ein dritter Übergang aktiviert wieder die ungeradzahligen Latches 202 ₁, 202 ₃, ..., 202 _K-1 und deaktiviert die geradzahligen Latches 202 ₂, 202 ₄, ..., 202 _K. Eine logische „1”, die an dem Dateneingang D des dritten Latch 202 ₃ vorliegt, wird zu dem Ausgang Q des dritten Latch 202 ₃ übertragen und erzeugt dadurch einen Übergang in dem Ausgangssignal S₃. Diese Progression der Übergänge in den Ausgangssignalen S setzt sich fort, bis ein Übergang in dem K-ten Signal S_K erzeugt wird, und zu diesem Zeitpunkt liegt eine logische „0” an dem Dateneingang D des ersten Latch 202 ₁ vor. An dem nächsten Übergang in dem Eingangssignal S_in wird eine logische „0” zu dem Ausgang Q des ersten Latch 202 ₁ übertragen, und das Ausgangssignal S₁ geht von „1” zu „0” über. Jedes der Ausgangssignale S₁, ..., S_K geht auf weiteren nachfolgenden Übergängen des Eingangssignals S_in gleichartig von „1” zurück zu „0” über. Die Erzeugung von Übergängen in den Ausgangssignalen S von „0” zu „1” und zurück zu „0”, die hierin oben beschrieben ist, wiederholt sich nach allen 2K Übergängen in dem Eingangssignal S_in.
Bei einem weiteren Aspekt der vorliegenden Erfindung ist ein erstes Verfahren 300 und ein zweites Verfahren 400 zum Übergangsspalten vorgesehen, um die maximale Übergangsrate eines digitalen Eingangssignals zu reduzieren. 8 stellt ein Flußdiagramm des Verfahrens 300 zum Übergangsspalten dar. Das Verfahren 300 umfaßt den Schritt des Erfassens eines Übergangs 302 in einem Eingangssignal. Das Verfahren 300 umfaßt ferner den Schritt des Bestimmens 304 eines Übergangstyps. Die Anzahl von Übergangstypen ist gleich oder geringer als die Anzahl von verfügbaren Ausgangssignalen. Das Verfahren 300 umfaßt ferner den Schritt des Auswählens 306 eines einer Mehrzahl von Ausgangssignalen und den Schritt des Erzeugens 308 eines Übergangs in dem ausgewählten der Mehrzahl von Ausgangssignalen. Die Schritte des Erfassens 302, Bestimmens 304, Auswählens 306 und Erzeugens 308 werden für jeden Übergang in dem Eingangssignal wiederholt.
Man betrachte ein Beispiel des Verfahrens 300 zum Übergangsspalten, bei dem die Mehrzahl von Ausgangssignalen zwei Ausgangssignale S_a und S_b umfaßt. Die Übergänge in einem Eingangssignal S_in können in zwei Typen unterteilt werden, beispielsweise ungeradzahlige Übergänge und geradzahlige Übergänge. Wenn ein Übergang erfaßt wird 302, wird der Typ entweder als gerade oder ungerade bestimmt 304. Falls bestimmt wird 304, daß der erfaßte 302 Übergang ein ungeradzahliger Übergang ist, wird das Signal S_a ausgewählt 306 und in dem Signal S_a wird ein Übergang erzeugt 308. Falls andererseits bestimmt wird 304, daß der erfaßte 302 Übergang ein geradzahliger Übergang ist, wird das Signal S_b ausgewählt 306 und ein Übergang wird in dem Signal S_b erzeugt 308.
Bei einem weiteren Beispiel des Verfahrens 300 kann es zwei Signale in der Mehrzahl von Ausgangssignalen geben, und die Übergangstypen können dadurch unterschieden werden, ob sie Niedrig-zu-Hoch-(„0”-zu-„1”-) oder Hoch-zu-Niedrig-(„1”-zu-„0”-)Übergänge darstellen. Bei noch einem weiteren Beispiel des Verfahrens 300 umfaßt die Mehrzahl von Ausgangssignalen mehr als zwei Ausgangssignale, beispielsweise fünf Ausgangssignale. Bei diesem Beispiel sind fünf Typen von Übergängen (z. B. 1 bis 5) verfügbar, um jeweils bei den fünf getrennten Ausgangssignalen 1 bis 5 verwendet zu werden. Unter Verwendung dieses Beispiels von fünf Ausgangssignalen gemäß dem Verfahren 300 wird ein Übergang in dem Eingangssignal erfaßt 202. Die sequentielle Zahl des Übergangs wird bestimmt 304. Eines der fünf Ausgangssignale wird gewählt 306, in dem der bestimmte Übergang in dem Ausgangssignal für den gegebenen erfaßten Übergang in dem Eingangssignal erzeugt wird 308. Eine Möglichkeit zum Zuweisen von Übergangstypen ist es, einen Übergangstyp 1 als entsprechend zu erfaßten Übergängen in dem Eingangssignal mit der Nummer 1, 6, 11, 16, ... zu definieren. Ein Übergangstyp 2 kann definiert werden als entsprechend zu den erfaßten Übergängen in dem Eingangssignal mit der Zahl 2, 7, 12, 17, ... Die Übergangstypen 3, 4 und 5 können auf ähnliche Weise zugeteilt werden. Herkömmlicherweise kann dann der Übergangstyp 1 auf das erste Ausgangssignal der Mehrzahl von fünf Ausgangssignalen bezogen werden, der Übergangstyp 2 auf das zweite Ausgangssignal der Mehrzahl usw. Wie die bestimmten Übergänge jedoch auf jeweilige Ausgangssignale bezogen werden, ist nicht auf die oben beschriebene Weise beschränkt, solange die jeweiligen bestimmten Übergänge wiederholt und fortlaufend an die gleichen Ausgangssignale angelegt werden.
9 stellt ein Flußdiagramm des Verfahrens 400 zum Übergangsspalten eines digitalen Eingangssignals in eine Mehrzahl von Ausgangssignalen dar, die jeweils einen Bruchteil der Übergänge pro Zeiteinheit des digitalen Eingangssignals aufweisen. Das Verfahren 400 umfaßt den Schritt des Auswählens 402 eines Ausgangssignals von der Mehrzahl von verfügbaren Ausgangssignalen. Normalerweise ist das gewählte Ausgangssignal eines von P Ausgangssignalen, die für das Verfahren verfügbar sind, wobei die Zahl P jede Ganzzahl sein kann. Das Verfahren 400 umfaßt ferner den Schritt des Erfassens 404 eines Übergangs in dem digitalen Eingangssignal, gefolgt von dem Schritt des Erzeugens 406 eines Übergangs in dem ausgewählten Ausgangssignal. Die Schritte des Auswählens 402, Erfassens 404 und Erzeugens 406 werden für jeden Übergang in dem Eingangssignal S_in wiederholt.
Bei dem bevorzugten Ausführungsbeispiel werden die P Ausgangssignale sequentiell ausgewählt, beginnend mit einem ersten Signal S₁ und fortschreitend, bis das P-te Signal S_P ausgewählt ist. Sobald das P-te Signal S_P ausgewählt ist, wiederholt sich der Auswahlprozeß und beginnt erneut mit dem ersten Signal S₁. Daher führt die Erfassung eines ersten Übergangs in dem Eingangssignal S_in zu der Erzeugung eines Übergangs in dem ersten Signal S₁, die Erfassung eines zweiten Übergangs in dem Eingangssignal S_in führt zu der Erzeugung eines Übergangs in dem ersten Signal S₂, usw., bis zu der Erfassung des P-ten Übergangs, die zu der Erzeugung eines Übergangs in dem P-ten Signal S_P führt. Die Erfassung des nächsten Übergangs in dem Eingangssignal führt erneut zu der Erzeugung eines Übergangs in dem ersten Signal S₁ und der oben beschriebene Prozeß wiederholt sich. Somit wird alle P Übergänge des Eingangssignal S_in ein Übergang in einem gegebenen Signal S erzeugt.
Das erste Verfahren 300 oder das zweite Verfahren 400 können auf eine Weise verwendet werden, bei der einige Übergänge in dem Eingangssignal übersprungen und/oder ausgelassen werden. Statt dem Erzeugen 308, 406 eines Übergangs in einem ausgewählten Ausgangssignal für jeden Übergang oder Übergangstyp in einem Eingangssignal S_in kann ein Übergang für jeden zweiten Übergang in dem Eingangssignal S_in erzeugt werden. In einigen Fällen kann es ausreichen, nur jeden zweiten Übergang zu verarbeiten. Falls es andererseits für eine bestimmte Situation wichtig ist, daß alle Übergänge als ein Übergang in zumindest einem der Ausgangssignale berücksichtigt werden, kann das Eingangssignal S_in für dieses Beispiel zweimal verarbeitet werden. Bei einer ersten Anwendung des Verfahrens 300 oder 400 können alle ungeradzahligen Übergänge in dem Eingangssignal S_in berücksichtigt werden. Bei einer zweiten Anwendung des Verfahrens 300 oder 400 können alle geradzahligen Übergänge verarbeitet werden. Ein Fachmann auf diesem Gebiet kann leicht eine andere Permutation bestimmen, bei der die Verfahren 300, 400 in Situationen verwendet werden können, die einige Übergänge in dem Eingangssignal S_in überspringen. Alle solche Permutationen liegen innerhalb des Schutzbereichs der vorliegenden Erfindung.
Somit wurde eine neuartige Übergangsspaltervorrichtung 100, 100', 100'', 200, eine Kaskade von Vorrichtungen und Übergangsspaltungsverfahren 300, 400 zum Reduzieren der maximalen Übergangsrate eines digitalen Signals, während die Übergangszeitgebungsinformationen des digitalen Signals beibehalten werden, beschrieben.

Claims

System, das eine Übergangsrate eines digitalen Eingangssignals von zu testenden Geräten bei automatischem Testen reduziert, das folgende Merkmale umfasst: eine Übergangsspaltungseinrichtung zum Spalten des digitalen Eingangssignals (S_in) in eine Mehrzahl von Ausgangssignalen mit einem Bruchteil einer Übergangsrate des Eingangssignals (S_in), wobei die Übergangsspaltungseinrichtung folgende Merkmale umfasst: eine Erste-Lage-Übergangsspaltungseinrichtung (100, 100', 100'') mit einem ersten Eingang, der das Eingangssignal (S_in) empfängt, und zwei ersten Ausgängen, wobei die Erste-Lage-Übergangsspaltungseinrichtung unterschiedliche erste Ausgangssignale (S_a, S_b) erzeugt, wobei jedes der ersten Ausgangssignale (S_a, S_b) eine Hälfte der Übergangsrate des Eingangssignals (S_in) aufweist; und ein Paar von Zweite-Lage-Übergangsspaltungseinrichtungen (100, 100', 100''), wobei jede Zweite-Lage-Übergangsspaltungseinrichtung (100, 100', 100'') einen zweiten Eingang und zwei zweite Ausgänge aufweist, wobei eines (S_a) der unterschiedlichen ersten Ausgangssignale (S_a, S_b) durch einen der zweiten Eingänge empfangen wird, und ein anderes (S_b) der unterschiedlichen ersten Ausgangssignale (S_a, S_b) durch einen anderen der zweiten Eingänge empfangen wird, wobei jede der Zweite-Lage-Übergangsspaltungseinrichtungen zwei unterschiedliche zweite Ausgangssignale (S_a1, S_a2, S_b1, S_b2) erzeugt, wobei jedes der zweiten Ausgangssignale ein Viertel der Übergangsrate des Eingangssignals (S_in) aufweist; wobei die Übergangsspaltungseinrichtung 2^M Ausgänge aufweist, wobei M eine Anzahl von Lagen ist, wobei jedes Ausgangssignal (S_a1, S_a2, S_b1, S_b2) von einem Ausgang einen Bruchteil der Übergangsrate des Eingangssignals (S_in) aufweist, wobei der Bruchteil proportional zu 2^M ist, während die relative Zeitgebung von Übergängen in dem Eingangssignal (S_in) beibehalten wird; und eine automatische Prüfeinrichtung (101), die folgende Merkmale umfasst: parallele Verarbeitungskanäle, und zwar einen Kanal für jedes Ausgangssignal (S_a1, S_a2, S_b1, S_b2) von der Übergangsspaltungseinrichtung, wobei jeder Kanal in der Lage ist, das jeweilige Ausgangssignal mit der reduzierten Übergangsrate zu verarbeiten; und eine Einrichtung zum Neuintegrieren von Zeitgebungsdaten, die durch die parallelen Verarbeitungskanäle erzeugt werden, so dass Zeitgebungsdaten, die den Übergängen des Eingangssignals zugeordnet sind, extrahierbar sind.
System gemäß Anspruch 1, bei dem die Erste-Lage- und/oder die Zweite-Lage-Übergangsspaltungseinrichtung (100, 100', 100'') folgende Merkmale aufweisen: ein erstes Datenlatch (102) mit einem Dateneingang (D), einem Freigabeeingang (G), der mit einem Eingangstor verbunden ist, und einem Ausgang (Q), der mit einem ersten Ausgangstor verbunden ist; ein zweites Datenlatch (104) mit einem Dateneingang (D), einem Freigabeeingang (G), der mit dem Eingangstor verbunden ist, und einem ersten Ausgang (Q), der mit einem zweiten Ausgangstor verbunden ist, wobei der Ausgang (Q) des ersten Latch (102) mit dem Dateneingang (D) des zweiten Latch (104) verbunden ist und der erste Ausgang (Q) des zweiten Latch (104) mit dem Dateneingang (D) des ersten Latch (102) invertiert verbunden ist; und einen ersten Invertierer (106), der zwischen das Eingangstor und den Freigabeeingang (G) des zweiten Latch (104) geschaltet ist.
System gemäß Anspruch 2, bei dem die Erste-Lage- und/oder die Zweite-Lage-Übergangsspaltungseinrichtung (100, 100', 100'') ferner einen zweiten Invertierer (108) umfasst, der zwischen den ersten Ausgang (Q) des zweiten Latch (104) und den Dateneingang (D) des ersten Latch (102) geschaltet ist, zum invertierten Verbinden des ersten (102) und des zweiten (104) Latch.
System gemäß Anspruch 2 oder 3, bei dem das zweite Latch (104) einen zweiten Ausgang aufweist, der bezüglich des ersten Ausgangs (Q) des zweiten Latch (104) invertiert ist, wobei der zweite Ausgang mit dem Dateneingang des ersten Latch (102) verbunden ist.
System gemäß Anspruch 1, bei dem die Erste-Lage- und/oder die Zweite-Lage-Übergangsspaltungseinrichtung (100, 100', 100'') folgende Merkmale aufweisen: ein erstes Daten-Flip-Flop (112) mit einem Dateneingang (D), einem Takteingang, der mit einem Eingangstor verbunden ist, einem Ausgang (Q), der mit einem ersten Ausgangstor verbunden ist, und einem invertierten Ausgang (Q'), wobei der invertierte Ausgang (Q') mit dem Dateneingang des ersten Daten-Flip-Flops (112) verbunden ist; ein zweites Daten-Flip-Flop (114) mit einem Dateneingang (D), einem Takteingang, der mit dem Eingangstor verbunden ist, einem Ausgang (Q), der mit einem zweiten Ausgangstor verbunden ist, und einem zweiten invertierten Ausgang (Q'), wobei der invertierte Ausgang (Q') mit dem Dateneingang (D) des zweiten Daten-Flip-Flops (114) verbunden ist; und einen Invertierer (116), der zwischen das Eingangstor und den Takteingang des zweiten Daten-Flip-Flops (114) geschaltet ist.
System gemäß Anspruch 1, bei dem die Erste-Lage- und/oder die Zweite-Lage-Übergangsspaltungseinrichtung (100, 100', 100'') folgende Merkmale aufweisen: ein erstes Umschalt-Flip-Flop (122) mit einem Takteingang, der mit einem Eingangstor verbunden ist, und einem Ausgang, der mit einem ersten Ausgangstor verbunden ist; ein zweites Umschalt-Flip-Flop (124) mit einem Takteingang, der mit dem Eingangstor verbunden ist, und einem Ausgang, der mit einem zweiten Ausgangstor verbunden ist; und einen Invertierer (126), der zwischen das Eingangstor und den Takteingang des zweiten Umschalt-Flip-Flops (124) geschaltet ist.