DE19627814A1

DE19627814A1 - Mustergeneratorschaltung für Halbleiter-Prüfsystem

Info

Publication number: DE19627814A1
Application number: DE19627814A
Authority: DE
Inventors: Michio Shimura
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1995-07-11
Filing date: 1996-07-10
Publication date: 1997-01-16
Also published as: JPH0926466A; US5751738A; US5852619A

Description

Die vorliegende Erfindung betrifft eine Mustergenera torschaltung, durch die die Mustergeneratoren eines Halb leiter-Prüfgeräts mit verschiedenen Zusatz-Mustergeneratoren kombiniert werden können, ohne die Geräteausstattung zu än dern.

Fig. 4 zeigt eine herkömmliche Mustergeneratorschal tung mit einem hinzugefügten Zusatz-Mustergenerator. Die Hauptabschnitte dieser Schaltung bilden: ein Taktgenerator 50, der Takte CLK1, CLK2 und CLK3 erzeugt, ein durch den Takt CLK1 getakteter (aus n₁ Pipelinestufen bestehender) Haupt-Mustergenerator (PG) 10, ein Register 11, dem das Aus gangssignal des Haupt-Mustergenerators 10 durch den Takt CLK2 zugeführt wird, eine Verzögerungsschaltung (A) 12, durch die das Ausgangssignal des Registers 11 verzögert wird, eine Logikschaltung 13, die eine ODER-Verknüpfung zwi schen dem Ausgangssignal der Verzögerungsschaltung (A) 12 und dem Ausgangssignal des Zusatz-Mustergenerators ausführt, und ein Register 14, dem das Ausgangssignal der Logikschal tung 13 durch den Takt CLK3 zugeführt wird und der das Mustersignal (PAT) erzeugt.

Die Zusatzschaltung besteht aus einem durch den Takt CLK1 getakteten (aus n₂ Pipelinestufen bestehenden) Zusatz- Mustergenerator (A) 51, einem Schieberegister 52, das (n₁-n₂) Pipelinestufen am Ausgang des Mustergenerators (A) 51 addiert, einem Schieberegister 53, dem das Ausgangssignal des Registers 52 durch den Takt CLK2 zugeführt wird, einer Verzögerungsschaltung E (54), durch die das Ausgangssignal vom Register 53 verzögert wird, einem durch den Takt CLK2 getakteten Zusatz-Mustergenerator (B) 55, der so aufgebaut ist, daß er eine verzögerte Operation ohne Pipelinestruktur ausführt, und einem Multiplexer 56, der in Abhängigkeit vom Zustand eines von einem Auswahlregister 57 empfangenen Aus wahlsignals das Ausgangssignal einer Verzögerungsschaltung (E) 54 oder des Zusatz-Mustergenerators (B) 55 auswählt und der Logikschaltung 13 als Ausgangssignal des Zusatz-Muster generators zuführt.

Fig. 5 zeigt ein Beispiel eines Impulsdiagramms für einen herkömmlichen Mustergenerator.

Bei diesem herkömmlichen Mustergenerator weist der Haupt-Mustergenerator 10 n₁ Pipelinestufen auf. Daher er scheint das erste Muster nicht in seinem Ausgangssignal, bis (n₁ + 1) Takte zugeführt wurden. Daher müssen, wenn ein Zu satz-Mustergenerator (A) mit n₂ Pipelinestufen (wobei n₂ kleiner ist als n₁) angeschlossen ist, um den gleichen Takt CLK1 zum Betreiben beider Mustergeneratoren zu verwenden, (n₁-n₂) zusätzliche Pipelinestufen für den Zusatz- Mustergenerator (A) hinzugefügt werden. Außerdem müssen, um einen Zusatz-Mustergenerator (B) 55 anzuschließen, der so aufgebaut ist, daß er eine verzögerte Operation ohne Pipeli nestruktur ausführt, sowohl der Haupt-Mustergenerator 10 als auch der Zusatz-Mustergenerator (A) 51 um eine Zeitdauer d verzögert werden, die der durch den Zusatz-Mustergenerator (B) 55 erzeugten Verzögerung entspricht.

Durch einen derartigen Aufbau der Gesamtschaltung erge ben sich folgende Probleme, so daß die Anzahl der Pipeline stufen und die Verzögerungszeit von der Hardware abhängig sind:

1) Schaltungsdesigner haben eine relativ geringe Frei heit beim Entwurf des Zusatz-Mustergenerators, so daß die Schaltungsstrukturen eingeschränkt sind.
2) Der gesamte Mustergenerator muß umgestaltet werden, um einen neuen Zusatz-Mustergenerator hinzuzufügen.

Es ist Aufgabe der vorliegenden Erfindung, einen Mu stergenerator bereitzustellen, der ohne Änderungen der Gerä teausstattung bzw. der Hardware in Kombination mit verschie denen Zusatz-Mustergeneratoren verwendet werden kann.

Der erfindungsgemäße Mustergenerator ist folgendermaßen aufgebaut:
In einem Mustergenerator, dessen Hauptabschnitt auf weist: einen Taktgenerator 20, der Takte CLK1, CLK2 und CLK3 erzeugt, einen durch den Takt CLK1 getakteten (aus n₁ Pipe linestufen bestehenden) Haupt-Mustergenerator (PG) 10, ein Register 11, dem das Ausgangssignal des Mustergenerators 10 durch den Takt CLK2 zugeführt wird, eine Verzögerungs schaltung (A) 12, durch die das Ausgangssignal des Registers 11 verzögert wird, eine Logikschaltung 13, durch die eine ODER-Verknüpfung zwischen dem Ausgangssignal der Verzö gerungsschaltung (A) 12 und dem Ausgangssignal eines Zusatz- Mustergenerators gebildet wird, und ein Register 14, dem das Ausgangssignal der Logikschaltung 13 durch den Takt CLK3 zu geführt wird und das das Mustersignal (PAT) erzeugt, ist eine Zusatzschaltung vorgesehen, mit: einem Abschnitt 21 zum Steuern des Anfangstaktes eines Zusatz-Mustergenerators zum Erzeugen eines mit einem Takt CLK4 vom Taktgenerator 20 syn chronen Anfangstaktsignals (INITCLK) und zum Initialisieren oder Vorbesetzen verschiedener Zusatz-Mustergeneratoren, ei nem FIFO-(First-in-first-out-)Abschnitt 31, einem Ab schnitt 22 zum Steuern des Taktes eines Zusatz-Mustergenera tors, dem ein Freigabesignal zugeführt wird, das durch den Haupt-Mustergenerator 10 erzeugt und durch eine Verzö gerungsschaltung (B) 33 verzögert wurde und der ein mit dem Takt CLK2 synchrones Taktausgangssignal erzeugt, einem Lese takt(RCLK)-steuerungsabschnitt 23, dem ein vom Haupt-Mu stergenerator 10 erzeugtes und durch die Verzögerungs schaltung (B) 33 und eine Verzögerungsschaltung (C) 34 ver zögertes Freigabesignal zugeführt wird und der ein Taktaus gangssignal erzeugt, das synchron mit einem Taktsignal CLK5 ist, das durch die Takterzeugungsschaltung 20 synchron mit dem Takt CLK3 ausgegeben wird, einem Taktausgangssignal steuerungsabschnitt 26, dem das Ergebnis einer in der Logik schaltung 25 gebildeten ODER-Verknüpfung zwischen dem Takt ausgangssignal des Abschnitts 22 zum Steuern des Taktes ei nes Zusatz-Mustergenerators und dem Signal INITCLK des Ab schnitts 21 zum Steuern des Anfangstaktes eines Zusatz- Mustergenerators zugeführt wird und der durch eine Operation eines Auswahlregisters 24 ein Ausgangssignal einer Vielzahl von Taktausgangssignalen als Ausgangssignal des Registers auswählt, mehreren Zusatz-Mustergeneratoren 27, 28 und 29, denen jeweils eines von mehreren durch den Taktausgangs signalsteuerungsabschnitt 26 ausgegebenen Taktausgangs signalen zugeführt wird und die jeweils Musterdaten und Taktsignale ausgeben, und einen FIFO-Abschnitt 31, der durch eine Operation des Auswahlregisters 24 im Multiplexer 30 die Ausgangssignale eines von mehreren Zusatz-Mustergeneratoren als seine Schreibdaten-(WDT) und seine Schreibtakt-(WCLK) Eingangssignale auswählt und dem außerdem als Lesetakt (RCLK) das Signal zugeführt wird, das in der Logikschaltung 32 durch eine ODER-Verknüpfung zwischen dem Ausgangssignals INITCLK des Abschnitts 21 zum Steuern des Anfangstaktes ei nes Zusatz-Mustergenerators, nachdem dieses durch die Verzögerungsschaltung 35 verzögert wurde, und dem Ausgangs signal eines RCLK-Steuerungsabschnitts erhalten wird und der ein Signal als Ausgangssignal des Zusatz-Mustergenerators an die Logikschaltung 13 ausgibt.

Außerdem weist der Abschnitt 21 zum Steuern des An fangstaktes eines Zusatz-Mustergenerators, wie in Fig. 2 dargestellt, auf: ein Anfangstaktregister 41, das auf die gewünschte Anzahl von Pipelinestufen eingestellt werden kann, um den Zusatz-Mustergenerator zu initialisieren, ein Taktuntersetzungsverhältnisregister 42, durch das das Taktuntersetzungsverhältnis eines Taktes (CLK4) eingestellt wird, um die Anfangstakt(INITCLK)-freguenz auf eine Ar beitsfrequenz einzustellen, bei der der Zusatz-Mustergenera tor betreibbar ist, eine Taktuntersetzungsschaltung 43, die, wenn ihr der Takt CLK4 als Eingangssignal zugeführt wird, ein untersetztes Taktsignal gemäß der Einstellung des Taktuntersetzungsverhältnisregisters 42 erzeugt, einen Zäh ler 44, in den der Inhalt des Anfangstaktregisters 41 durch ein Signal LOADCMD geladen wird und dessen Zählvorgang durch das untersetzte Taktsignal gesteuert wird, das das Ausgangs signal der Taktuntersetzungsschaltung 43 ist, und eine Schaltung 45 zum Erfassen eines von 0 verschiedenen Zähl werts, durch die das Ereignis erfaßt wird, wenn das Aus gangssignal des Zählers 44 den Wert "0" annimmt, um die Aus gabe des untersetzten Taktsignals, das das Ausgangssignal der Taktuntersetzungsschaltung 43 ist, als das Signal INITCLK zu steuern.

Bei einem Mustergenerator mit dem vorstehend beschrie benen Aufbau können ein Zusatz-Mustergenerator und ein FIFO-Abschnitt 31 durch ein durch den Abschnitt 21 zum Steu ern des Anfangstaktes eines Zusatz-Mustergenerators erzeug tes Signal INITCLK so initialisiert werden, daß sie die ge wünschte Anzahl von Pipelinestufen aufweisen.

Außerdem kann die Verzögerungszeit bei einem Zusatz-Mu stergenerator ohne Pipelinestruktur, der innerhalb eines durch die Verzögerungszeit d bestimmten Bereichs in einem Verzögerungsbetrieb arbeitet, durch den FIFO-Abschnitt 31 aufgenommen bzw. kompensiert werden.

Außerdem kann innerhalb eines durch p1 festgelegten Be reichs, wobei p1 die Anzahl der durch den Haupt-Mustergene rator 10 erzeugten Muster ist, die Anzahl der durch den Zu satz-Mustergenerator erzeugten Muster durch das durch den Haupt-Mustergenerator 10 erzeugte Freigabesignal gesteuert werden.

Fig. 1 zeigt ein Blockdiagramm eines erfindungsgemäßen Mustergenerators;

Fig. 2 zeigt ein Blockdiagramm des bei der Erfindung vorgesehenen Abschnitts zum Steuern des Anfangstaktes eines Zusatz-Mustergenerators;

Fig. 3 zeigt ein Beispiel eines Impulsdiagramms für die vorliegende Erfindung;

Fig. 4 zeigt ein Blockdiagramm eines herkömmlichen Mu stergenerators; und

Fig. 5 zeigt ein Beispiel eines Impulsdiagramms für den herkömmlichen Mustergenerator.

Fig. 1 zeigt ein Blockdiagramm eines erfindungsgemäßen Mustergenerators. Bei dieser Schaltung ist in einem Hauptab schnitt mit einem Taktgenerator 20, der einen ersten Takt (CLK1), einen zweiten Takt (CLK2) und einen dritten Takt (CLK3) erzeugt, einem durch den Takt CLK2 getakteten (aus n₁ Pipelinestufen bestehenden) Haupt-Mustergenerator 10, einem Register 11, dem das Ausgangssignal des Haupt-Mustergenera tors 10 durch den Takt CLK2 zugeführt wird, einer Verzöge rungsschaltung (A) 12, durch die das Ausgangssignal des Re gisters 11 verzögert wird, einer Logikschaltung 13, durch die eine ODER-Verknüpfung zwischen dem Ausgangssignal der Verzögerungsschaltung (A) 12 und dem Ausgangssignal eines Zusatz-Mustergenerators gebildet wird, und einem Register 14, dem das Ausgangssignal der Logikschaltung 13 durch den Takt CLK3 zugeführt wird und der das Mustersignal (PAT) er zeugt, eine Zusatzschaltung vorgesehen, mit: einem Abschnitt 21 zum Steuern des Anfangstaktes eines Zusatz-Mu stergenerators zum Erzeugen eines Anfangstaktsignal (INITCLK), das mit dem vierten Takt (CLK4) vom Taktgenerator 20 synchron ist, und zum Initialisieren verschiedener Zu satz-Mustergeneratoren und eines FIFO-(First-in-first-out-) Abschnitts 31, einem Abschnitt 22 zum Steuern des Taktes ei nes Zusatz-Mustergenerators, dem ein Freigabesignal zuge führt wird, das durch den Haupt-Mustergenerator 10 erzeugt und durch eine Verzögerungsschaltung B (33) verzögert wurde, und der ein mit dem Takt CLK2 synchrones Taktausgangssignal erzeugt, einem Lesetakt(RCLK)-steuerungsabschnitt 23, dem ein Freigabesignal zugeführt wird, das durch den Haupt- Mustergenerator 10 erzeugt und durch die Verzögerungsschal tung (B) 33 und eine Verzögerungsschaltung (C) 34 verzögert wurde, und der ein Taktausgangssignal erzeugt, das mit einem fünften Takt (CLKS) synchron ist, der von der Takter zeugungsschaltung 20 synchron mit dem Takt CLK3 ausgegeben wird, einer Taktausgangssignalsteuerungsschaltung 26, der das Ergebnis zugeführt wird, das in der Logikschaltung 25 durch eine logische ODER-Verknüpfung zwischen dem Taktausgangssignal des Abschnitts 22 zum Steuern des Taktes eines Zusatz-Mustergenerators und dem Signal INITCLK des Ab schnitts 21 zum Steuern des Anfangstaktes eines Zusatz- Mustergenerators gebildet wird, und die durch eine Operation des Auswahlregisters 24 ein Ausgangssignal einer Vielzahl von Taktausgangssignalen als Ausgangssignal des Registers auswählt, mehreren Zusatz-Mustergeneratoren 27, 28 und 29, denen jeweils eines von mehreren durch den Taktausgangs signalsteuerungsabschnitt 26 ausgegebenen Taktausgangs signalen zugeführt wird und die jeweils Musterdaten und Taktsignale ausgeben, und einem FIFO-Abschnitt 31, der durch eine Operation des Auswahlregisters 24 die Ausgangssignale eines von mehreren Zusatz-Mustergeneratoren im Multiplexer 30 als seine Schreibdaten-(WDT) und seine Schreibtakt- (WCLK)Eingangssignale auswählt und dem außerdem als Lese takt(RCLK) das Signal zugeführt wird, das in der Logik schaltung 32 durch eine ODER-Verknüpfung zwischen dem Ausgangssignal INITCLK des Abschnitts 21 zum Steuern des An fangstaktes eines Zusatz-Mustergenerators, nachdem dieses durch die Verzögerungsschaltung 35 verzögert wurde, und dem Ausgangssignal des RCLK-Steuerungsabschnitts 23 erhalten wird und der ein Signal als Ausgangssignal des Zusatz-Mu stergenerators an die Logikschaltung 13 ausgibt.

Außerdem weist der Abschnitt 21 zum Steuern des An fangstaktes eines Zusatz-Mustergenerators, wie in Fig. 2 dargestellt, auf: ein Anfangstaktregister 41, das auf die gewünschte Anzahl von Pipelinestufen eingestellt werden kann, um den Zusatz-Mustergenerator zu initialisieren, ein Taktuntersetzungsverhältnisregister 42, durch das das Taktuntersetzungsverhältnis des Taktes (CLK4) eingestellt wird, um die Anfangstakt(INITCLK)-frequenz auf eine Arbeitsfrequenz einzustellen, bei der der Zusatz-Mustergene rator betreibbar ist, eine Taktuntersetzungsschaltung 43, die, wenn ihr der Takt CLK4 als Eingangssignal zugeführt wird, ein untersetztes Taktausgangssignal gemäß der Einstel lung des Taktuntersetzungsverhältnisregisters 42 erzeugt, einen Zähler 44, in den der Inhalt des Anfangstaktregisters 41 durch ein Signal LOADCMD geladen wird und dessen Zählvor gang durch das untersetzte Taktsignal gesteuert wird, das das Ausgangssignal der Taktuntersetzungsschaltung 43 ist, und eine Schaltung 45 zum Erfassen eines von 0 verschiedenen Zählwerts, die das Ereignis erfaßt, wenn das Ausgangssignal des Zählers 44 den Wert "0" annimmt, um die Ausgabe des untersetzten Taktsignals, das das Ausgangssignal der Taktun tersetzungsschaltung 43 ist, als das Signal INITCLK zu steu ern.

Zunächst wird die Mustersignalerzeugung durch den Mu stergenerator 10 beschrieben. Wie im Impulsdiagramm von Fig. 3 durch die Takte CLK1, CLK2 und CLK3 dargestellt ist, wird, um den Mustergenerator 10 zu initialisieren, der n₁ Pipeli nestufen aufweist, die Pipeline mit n₁ Takten CLK1 gefüllt. Vom Haupt-Mustergenerator 10 durch nachfolgende Takte CLK1 ausgegebene bzw. ausgetaktete Musterdaten werden durch den Takt CLK2 dem Register 11 zugeführt bzw. in das Register 11 eingetaktet. Das Ausgangssignal des Registers 11 wird über die Verzögerungsschaltung (A) 12 und die Logikschaltung 13 durch den Takt CLK3, der bezüglich dem Takt CLK2 um die Verzögerungszeit d verzögert ist, dem Register 14 zugeführt, wodurch ein Mustersignal (PAT) mit p1 Bit erzeugt wird.

Anschließend wird als Beispiel die Mustersignalerzeu gung durch einen Zusatz-Mustergenerator anhand der Arbeits weise des Zusatz-Mustergenerators (A) 27 beschrieben, der n₂ Pipelinestufen aufweist. Zunächst wird (wie in Fig. 2 darge stellt) ein Wert für n₂, die Anzahl der Pipelinestufen, durch das Signal WCMD1 in das Anfangstaktregister 41 des Ab schnitts 21 zum Steuern des Anfangstaktes eines Zusatz- Mustergenerators geschrieben, und ein Wert, durch den eine untersetzte Taktfrequenz bereitgestellt wird, bei der der Zusatz-Mustergenerator (A) 27 betreibbar ist, wird durch das Signal WCMD2 in das Taktuntersetzungsverhältnisregister 42 geschrieben. Daraufhin wird, nachdem die im Anfangstaktregi ster 41 enthaltenen Daten (n₂) durch das Signal LOADCMD in den Zähler 44 geladen wurden, der Takt CLK4 erzeugt, wodurch veranlaßt wird, daß der Zählwert des Zählers 44 durch den durch die Taktuntersetzungsschaltung 43 untersetzten Takt (herab-)gezählt wird. Die Schaltung 45 zum Erfassen eines von 0 verschiedenen Zählwertes gibt einen Wert "1" aus, bis n₂ untersetzte Takte erzeugt wurden. Schließlich wird ein Signal INITCLK mit n₂ Takten erzeugt.

Zu diesem Zeitpunkt wählt das Auswahlregister 24 (Fig. 1) das Ausgangssignal CLKA des Taktausgangssignal steuerungsabschnitts 26 aus, um n₂ Takte CLKA zu erzeugen. Das Auswahlregister 24 wählt außerdem die Signale WCLKA und DATAA als Ausgangssignale des Multiplexers 30 aus, wobei je weils n₂ Signale den Eingängen WCLK und WDT des FIFO-Ab schnitts 31 zugeführt werden. Außerdem werden n₂ Takte INITCLK durch eine Verzögerungsschaltung (D) 35 verzögert und dem Eingang RCLK des FIFO-Abschnitts 31 zugeführt. Durch die vorstehende Arbeitsweise wird der Zusatz-Mustergenerator (A) 27, der n₂ Pipelinestufen aufweist, durch Füllen der Pi peline mit n₂ Takten CLKA initialisiert. Durch die folgenden Takte CLKA werden die Signale DATAA als Ausgangssignal des Zusatz-Mustergenerators (A) 27 ausgegeben bzw. ausgetaktet und werden die ersten Daten des gewünschten Musters. Der Zu satz-Mustergenerator (A) 27 und der FIFO-Abschnitt 31 wurden nun initialisiert.

Immer wenn ein anderer Zusatz-Mustergenerator ausge wählt wird, werden das Anfangstaktregister 41 (im Abschnitt 21 zum Steuern des Anfangstaktes eines Zusatz-Mustergenera tors) und das Taktuntersetzungsverhältnisregister 42 auf Werte gesetzt, die der neuen Auswahl angepaßt sind.

Die vom Zusatz-Mustergenerator (A) 27 ausgegebenen Mu sterdaten werden durch ein Freigabesignal vom Haupt-Muster generator 10 gesteuert. Dieses Freigabesignal wird zunächst verzögert, um es mit dem Takt CLK2 (Fig. 3) zu synchronisie ren, und anschließend (als Freigabesignal B) dem Abschnitt 22 zum Steuern des Taktes eines Zusatz-Mustergenerators zu geführt. Während das Freigabesignal B dem Abschnitt 22 zum Steuern des Taktes eines Zusatz-Mustergenerators zugeführt wird, gibt der Abschnitt 22 p2 Takte eines mit dem Takt CLK2 synchronen Taktsignals aus, wobei p2 die Anzahl der durch den Zusatz-Mustergenerator erzeugten Mustersignalbits ist.

Der Taktausgangssignalsteuerungsabschnitt 26 gibt nur den ausgewählten Takt aus, so daß nur der durch das Auswahlregister 24 ausgewählte Zusatz-Mustergenerator arbei tet. In diesem Beispiel werden, weil der Zusatz-Mustergene rator (A) 27 ausgewählt ist, p2 Takte lediglich des Signals CLKA ausgegeben. Durch das Signal CLKA wird veranlaßt, daß der Zusatz-Mustergenerator (A) 27 arbeitet und Musterdaten (DATAA) zusammen mit Takten WCLKA ausgibt. Die Musterdaten werden in den FIFO-Abschnitt 31 geschrieben. Das Freigabesi gnal wird in der Verzögerungsschaltung (B) 33 verzögert, um es mit dem Takt CLK2 zu synchronisieren, und außerdem in der Verzögerungsschaltung (C) 34 verzögert, um es mit dem Takt CLKS zu synchronisieren (der synchron mit dem Takt CLK3 aus gegeben wird), und dem RCLK-Steuerungsabschnitt 23 zuge führt. Während das Freigabesignal C dem RCLK-Steuerungsab schnitt 23 zugeführt wird, werden exakt p2 Takte eines mit dem Takt CLKS synchronen Taktsignals ausgegeben (wobei p2 die Anzahl der erzeugten Bits des Mustersignals des Zusatz- Mustergenerators ist). Dieses Taktsignal wird dem FIFO-Ab schnitt 31 zugeführt, um Musterdaten auszulesen bzw. auszu takten, die durch das Signal WCLK in den FIFO-Abschnitt ge schrieben wurden. Diese Musterdaten werden der Logikschal tung 13 zugeführt, wo sie einer ODER-Verknüpfung unterzogen werden, und durch den Takt CLK3 dem Register 14 zugeführt, um sie als Mustersignal (PAT) auszugeben.

Ein Zusatz-Mustergenerator und der FIFO-Abschnitt 31, die die gewünschte Anzahl von Pipelinestufen aufweisen, kön nen dann durch das Anfangstaktsignal INITCLK initialisiert werden, das durch die Schaltung 21 zum Steuern des Anfangstaktes eines Zusatz-Mustergenerators erzeugt wird. Außerdem kann für einen Zusatz-Mustergenerator, der keine Pipelinestruktur für einen Verzögerungsbetrieb mit einer Verzögerungszeit in einem durch d festgelegten Bereich auf weist, die Verzögerungszeit durch den FIFO-Abschnitt 31 kom pensiert bzw. aufgenommen werden.

Außerdem können innerhalb eines durch p1 festgelegten Bereichs die Anzahl der durch den Haupt-Mustergenerator 10 erzeugten Mustersignalbits und die Anzahl der durch den Zu satz-Mustergenerator erzeugten Mustersignalbits durch das durch den Haupt-Mustergenerator 10 erzeugte Freigabesignal gesteuert werden.

Bei der vorstehenden Ausführungsform ist ein Taktaus gangssignalsteuerungsabschnitt 26 vorgesehen. In diesem Taktausgangssignalsteuerungsabschnitt 26 werden nur die aus gewählten Taktsignale ausgegeben, so daß nur der durch das Auswahlregister 24 ausgewählte Zusatz-Mustergenerator arbei tet.

Dieser Taktausgangssignalsteuerungsabschnitt 26 kann jedoch eliminiert werden, um einen einfacheren Takt verteilungsabschnitt zu erhalten. In diesem Fall kann nur das ausgewählte Mustergeneratorausgangssignal ausgegeben werden, das durch die Auswahleinrichtung 24 im Multiplexer 30 ausgewählt wurde.

In jeder der vorstehenden Ausführungsformen ist ein Mul tiplexer 30 angeordnet, so daß das Ausgangssignal eines von mehreren Zusatz-Mustergeneratoren als Ausgangssignal ausge wählt werden kann. Bei Verwendung eines einzigen Zusatz-Mu stergenerators kann der Multiplexer 30 jedoch weggelassen werden.

Weil die vorliegende Erfindung gemäß der vorstehenden Beschreibung aufgebaut ist, werden die nachstehend beschrie benen Ergebnisse erhalten.

Ein Zusatz-Mustergenerator und ein FIFO-Abschnitt 31 können durch ein Signal INITCLK, das durch den Abschnitt 21 zum Steuern des Anfangstaktes eines Zusatz-Mustergenerators erzeugt wird, initialisiert werden, so daß sie die ge wünschte Anzahl von Pipelinestufen aufweisen.

Außerdem kann die Verzögerungszeit bei einem Zusatz-Mu stergenerator ohne Pipelinestruktur, der innerhalb eines durch die Verzögerungszeit d festgelegten Bereichs in einem Verzögerungsbetrieb arbeitet, durch den FIFO-Abschnitt 31 kompensiert bzw. aufgenommen werden.

Außerdem kann die Anzahl von durch den Zusatz-Musterge nerator erzeugten Mustersignalbits innerhalb eines durch p1 festgelegten Bereichs, wobei p1 die Anzahl der durch den Haupt-Mustergenerator 10 erzeugten Mustersignalbits ist, durch ein durch den Haupt-Mustergenerator 10 erzeugtes Freigabesignal gesteuert werden.

Dadurch wird die Konstruktionsfreiheit für den Zusatz- Mustergenerator erhöht und ergeben sich Vorteile dadurch, daß, so lange die Anzahl der erzeugten Mustersignalbits und die Verzögerungszeit nicht die für den Haupt-Mustergenerator eingestellten Werte überschreiten, keine Umgestaltung oder Umkonstruktion erforderlich ist, um einen Zusatz- Mustergenerator anzuschließen.

Claims

1. Mustergeneratorschaltung für Halbleiter-Prüfsystem, mit:
einem Taktgenerator (20), der einen ersten Takt (CLK1), einen zweiten Takt (CLK2) und einen dritten Takt (CLK3) erzeugt;
einem durch den Takt (CLK1) getakteten Haupt- Mustergenerator (10) mit n₁ Pipelinestufen;
einem ersten Register (11), dem ein Ausgangssignal des Haupt-Mustergenerators (10) durch den Takt (CLK2) zugeführt wird;
einer Verzögerungsschaltung (12), durch die ein Ausgangssignal des ersten Registers (11) verzögert wird;
einer ersten Logikschaltung (13), die eine ODER- Verknüpfung zwischen einem Ausgangssignal der Verzöge rungsschaltung (12) und dem Ausgangssignal eines Zu satz-Mustergenerators bildet;
einem zweiten Register (14), dem ein Ausgangssi gnal der ersten Logikschaltung (13) durch den Takt (CLK3) zugeführt wird und das ein Mustersignal (PAT) erzeugt;
einem Abschnitt (21) zum Steuern des Anfangstaktes eines Zusatz-Mustergenerators zum Erzeugen eines mit einem vierten Takt (CLK4) vom Taktgenerator (20) syn chronen Anfangstaktsignals (INITCLK) und zum Initiali sieren des Zusatz-Mustergenerators und eines FIFO- (First-in-first-out-)Abschnitts (31);
einem Abschnitt (22) zum Steuern des Taktes eines Zusatz-Mustergenerators, dem ein durch den Haupt-Mu stergenerator (10) erzeugtes Freigabesignal zugeführt wird und der ein mit dem Takt (CLK2) synchrones Taktausgangssignal erzeugt;
einem Lesetakt(RCLK)-steuerungsabschnitt (23), dem ein durch den Haupt-Mustergenerator (10) erzeugtes Freigabesignal zugeführt wird und der ein Taktausgangs signal erzeugt, das mit einem fünften Takt (CLK5) syn chron ist, der durch den Taktgenerator (20) synchron mit dem Takt (CLK3) ausgegeben wird;
einem Zusatz-Mustergenerator (27), dem ein Signal zugeführt wird, das in einer zweiten Logikschaltung (25) durch eine logische ODER-Verknüpfung zwischen ei nem Taktausgangssignal des Abschnitts (22) zum Steuern des Taktes eines Zusatz-Mustergenerators und dem Signal (INITCLK) des Abschnitts (21) zum Steuern des An fangstaktes eines Zusatz-Mustergenerators gebildet wird, und der Musterdaten und Taktsignale ausgibt; und
einem FIFO-Abschnitt (31), dem Ausgangssignale des Zusatz-Mustergenerators (27) als Schreibdaten- (WDT) und als Takt- (WCLK) Eingangssignale zugeführt werden, und dem das in einer dritten Logikschaltung (32) als Ergebnis einer logischen ODER-Verknüpfung zwischen dem Ausgangssignal (INITCLK) des Abschnitts (21) zum Steu ern des Anfangstaktes eines Zusatz-Mustergenerators, das in einer Verzögerungsschaltung (35) verzögert wurde, und einem Ausgangssignal des RCLK-Steuerungsab schnitts (23) erhaltene Ausgangssignal als Lesetakt (RCLK) zugeführt wird, und der ein Signal als Ausgangs signal des Zusatz-Mustergenerators an die erste Logik schaltung (13) ausgibt.

2. Mustergeneratorschaltung nach Anspruch 1, wobei der Zu satz-Mustergenerator aus mehreren Zusatz-Mustergenera toren (27, 28, 29) gebildet wird, denen ein Signal zu geführt wird, das in der zweiten Logikschaltung (25) als Ergebnis einer logischen ODER-Verknüpfung zwischen einem Taktausgangssignal des Abschnitts (22) zum Steu ern des Taktes eines Zusatz-Mustergenerators und dem Signal (INITCLK) des Abschnitts (21) zum Steuern des Anfangstaktes eines Zusatz-Mustergenerators erhalten wird, und einen Multiplexer (30) aufweist, der durch eine Operation eines Auswahlregisters (24) Ausgangssig nale eines der mehreren Zusatz-Mustergeneratoren (27, 28, 29) auswählt und dem FIFO-Abschnitt (31) zuführt.

3. Mustergeneratorschaltung für Halbleiter-Prüfsystem, mit:
einem Taktgenerator (20), der einen ersten Takt (CLK1), einen zweiten Takt (CLK2) und einen dritten Takt (CLK3) erzeugt;
einem durch den Takt (CLK1) getakteten Haupt- Mustergenerator (10) mit n₁ Pipelinestufen;
einem ersten Register (11), dem ein Ausgangssignal des Haupt-Mustergenerators (10) durch den Takt (CLK2) zugeführt wird;
einer Verzögerungsschaltung (12), durch die ein Ausgangssignal des ersten Registers (11) verzögert wird;
einer ersten Logikschaltung (13), die eine ODER- Verknüpfung zwischen einem Ausgangssignal der Verzöge rungsschaltung (12) und dem Ausgangssignal eines Zu satz-Mustergenerators bildet;
einem zweiten Register (14), dem ein Ausgangssi gnal der ersten Logikschaltung (13) durch den Takt (CLK3) zugeführt wird und das ein Mustersignal (PAT) erzeugt;
einem Abschnitt (21) zum Steuern des Anfangstaktes eines Zusatz-Mustergenerators zum Erzeugen eines mit einem vierten Takt (CLK4) vom Taktgenerator (20) syn chronen Anfangstaktsignals (INITCLK) und zum Initiali sieren des Zusatz-Mustergenerators und eines FIFO- (First-in-first-out-)Abschnitts (31);
einem Abschnitt (22) zum Steuern des Taktes eines Zusatz-Mustergenerators, dem ein durch den Haupt-Mu stergenerator (10) erzeugtes Freigabesignal zugeführt wird und der ein mit dem Takt (CLK2) synchrones Taktausgangssignal erzeugt;
einem Lesetakt(RCLK)-steuerungsabschnitt (23), dem ein durch den Haupt-Mustergenerator (10) erzeugtes und durch die Verzögerungsschaltung (33) und eine Ver zögerungsschaltung (34) verzögertes Freigabesignal zugeführt wird und der ein Taktausgangssignal erzeugt, das mit einem fünften Takt (CLKS) synchron ist, der durch den Taktgenerator (20) synchron mit dem Takt (CLK3) ausgegeben wird;
einem Taktausgangssteuerungsabschnitt (26), dem ein Signal zugeführt wird, das in einer zweiten Logik schaltung (25) als Ergebnis einer ODER-Verknüpfung zwi schen einem Taktausgangssignal des Abschnitts (22) zum Steuern des Taktes eines Zusatz-Mustergenerators und dem Signal (INITCLK) des Abschnitts (21) zum Steuern des Anfangstaktes eines Zusatz-Mustergenerators erhal ten wird, und der durch die Operation eines Auswahlre gisters (24) eines von mehreren Taktausgangssignalen als Ausgangssignal auswählt;
mehreren Zusatz-Mustergeneratoren (27, 28, 29), denen jeweils ein Signal von mehreren Taktausgangssi gnalen als Eingangssignal zugeführt wird, die durch einen Taktausgangssignalsteuerungsabschnitt (26) ausge geben werden, und die Musterdaten- und Taktsignale aus geben; und
einem FIFO-Abschnitt (31), der in einem Multiple xer (30) durch die Operation des Auswahlregisters (24) Ausgangssignale eines der mehreren Zusatz-Mustergenera toren als Schreibdaten- (WDT) und Schreibtakt-(WCLK) Eingangssignale auswählt und dem das in einer dritten Logikschaltung (32) als Ergebnis einer logischen ODER- Verknüpfung zwischen dem Ausgangssignal (INITCLK) des Abschnitts (21) zum Steuern des Anfangstaktes eines Zu satz-Mustergenerators und einem Ausgangssignal des RCLK-Steuerungsabschnitts (23) erhaltene Ausgangssignal als Lesetakt (RCLK) zugeführt wird, und der ein Signal als Ausgangssignal des Zusatz-Mustergenerators an die erste Logikschaltung (13) ausgibt.

4. Mustergeneratorschaltung nach einem der Ansprüche 1 bis 3, wobei der Abschnitt (21) zum Steuern des Anfangstak tes eines Zusatz-Mustergenerators aufweist:
ein Anfangstaktregister (41), das auf eine ge wünschte Anzahl von Pipelinestufen eingestellt werden kann, um den Zusatz-Mustergenerator zu initialisieren; ein Taktuntersetzungsverhältnisregister (42), durch das ein Untersetzungsverhältnis für die Unterset zung des vierten Taktes (CLK4) festgelegt wird, so daß die Frequenz des Anfangstaktes (INITCLK) einer Frequenz angepaßt wird, bei der der Zusatz-Mustergenerator be treibbar ist;
eine Taktuntersetzungsschaltung (43), die, wenn ihr der Takt (CLK4) zugeführt wird, ein untersetztes Taktausgangssignal gemäß dem durch das Taktunterset zungsverhältnisregister (42) festgelegten Unterset zungsverhältnis erzeugt;
einen Zähler (44), in den die Inhalte des An fangstaktregisters (41) durch das Signal (LOADCMD) ge laden werden und dessen Zählvorgang durch das unter setzte Taktsignal gesteuert wird, das das Ausgangssi gnal der Taktuntersetzungsschaltung (43) ist; und
eine Schaltung (45) zum Erfassen eines von 0 ver schiedenen Zählwertes, die die die Ereignisse erfaßt, wenn das Ausgangssignal des Zählers (44) den Wert "0" annimmt, um die Ausgabe des untersetzten Taktsignals, das das Ausgangssignal der Taktuntersetzungsschaltung (43) ist, als das Signal (INITCLK) zu steuern.