JP6046197B2

JP6046197B2 - 半導体装置

Info

Publication number: JP6046197B2
Application number: JP2015078870A
Authority: JP
Inventors: 旭赤堀
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2015-04-08
Filing date: 2015-04-08
Publication date: 2016-12-14
Anticipated expiration: 2030-10-13
Also published as: JP2015179557A

Description

本発明は、半導体装置、特に電圧供給ラインを有する半導体装置に関する。

現在、コンピュータ等の情報制御機器に搭載される半導体メモリとして、大容量化、低消費電力化、高速アクセス化を実現したものが要求されている。そこで、低消費電力化を図るべく、メモリの読み出し対象となっていないメモリブロックに属するセンスアンプ、及びこのセンスアンプにリファレンス電圧を供給するリファレンス電圧発生回路の動作を強制的に停止させるようにした半導体メモリが提案されている（例えば、特許文献１の図２参照）。

かかる半導体メモリにおいて、動作停止状態となっていたセンスアンプがデータ読み出し対象となった場合には、リファレンス電圧発生回路の動作を開始させる。ところが、リファレンス電圧発生回路の動作を開始させてから、実際にリファレンス電圧が所望電圧値に到るまでには時間が掛かるという問題が生じた。

特開２０００−１４９５６９号公報

本発明は、小規模な構成で且つ低消費電力にて、電圧生成回路の動作開始時から迅速に、予め定められた電圧値に立ち上がる生成電圧を得ることができる半導体装置を提供することを目的とする。

本発明に係る半導体装置は、電圧供給ラインを有する半導体装置であって、第１電位を受ける第１端子と、第１ラインに接続されている第２端子と、制御信号を受ける制御端子とを有する第１のトランジスタと、前記第１ラインに接続されている第１端子と、第２電位を受ける第２端子と、前記電圧供給ラインに接続されている制御端子とを有する第２のトランジスタと、前記第１電位を受ける第１端子と、前記制御信号の論理レベルを反転させた信号を受ける制御端子とを有する第３のトランジスタと、前記第３のトランジスタの前記第２端子に接続されている第１端子と、前記第１ラインに接続されている制御端子とを有する第４のトランジスタと、前記第４のトランジスタの第２端子に接続されている第１端子と、前記電圧供給ラインに接続されている第２端子と、所定の固定電位を受ける制御端子とを有する第５のトランジスタと、を含む。

本発明によれば、制御信号に応じて電圧生成部が所定電圧を電圧供給ラインに供給した際に、強制的に且つ一時的に電圧供給ラインに電圧が印加される。これにより、生成された電圧の電圧立ち上げ部での時間経過に伴う電圧上昇が急峻になるので、当該生成された電圧を直ちに、目標となる所望の電圧値に収束させることが可能となる。

半導体メモリの内部構成を示すブロック図である。リファレンスアンプ４の概略回路図である。高速立上駆動回路５の一例を示す回路図である。図３に示す回路構成を有する高速立上駆動回路５の動作を説明する為のタイムチャートである。高速立上駆動回路５の他の一例を示す回路図である。図５に示す回路構成を有する高速立上駆動回路５の動作を説明する為のタイムチャートである。高速立上駆動回路５の他の一例を示す回路図である。図７に示す回路構成を有する高速立上駆動回路５の動作を説明する為のタイムチャートである。高速立上駆動回路５の利用形態の一例を示すブロック図である。

図１は、半導体メモリの内部構成を示す図である。

かかる半導体メモリは、メモリ制御部１、メモリセルアレイ２、センスアンプ３、リファレンスアンプ４及び高速立上駆動回路５を備える。

メモリ制御部１は、書込信号ＷＲに応じて、アドレスデータにて示される番地に情報データを書き込ませるべく、メモリセルアレイ２を制御する。又、メモリ制御部１は、読出信号ＲＤに応じて、アドレスデータにて示される番地から情報データを読み出すべく、メモリセルアレイ２を制御すると共に、各モジュールの動作を活性化させるべき論理レベル１のイネーブル信号ＣＥをセンスアンプ３、リファレンスアンプ４及び高速立上駆動回路５の各々に供給する。尚、メモリ制御部１は、情報データの読み出し動作が為されない期間中は、各モジュールを非活性状態にして、その動作を停止させるべき論理レベル０のイネーブル信号ＣＥをセンスアンプ３、リファレンスアンプ４及び高速立上駆動回路５の各々に供給する。

センスアンプ３は、論理レベル０のイネーブル信号ＣＥが供給されている間は非活性状態となる一方、論理レベル１のイネーブル信号ＣＥが供給されている間は活性状態となる。この活性状態にある間に限り、センスアンプ３は、メモリセルアレイ２のメモリセル（図示せぬ）各々に接続されているデータ線（図示せぬ）に流れる電流を検出し、その電流値がリファレンス電圧Ｖ_refにて示される閾値よりも高いか否かを判定する。センスアンプ３は、上記の如く検出された電流値がリファレンス電圧Ｖ_refにて示される閾値よりも高い場合には論理レベル１、低い場合には論理レベル０の情報データを読出データとして出力する。

メモリセルアレイ２は、書込信号ＷＲに応じて、外部供給された情報データをセンスアンプ３を介して取り込み、これをアドレスデータによって示される番地に属するメモリセル（図示せぬ）に書き込む。又、メモリセルアレイ２は、読出信号ＲＤに応じて、アドレスデータによって示される番地のメモリセルに記憶されているデータに対応した電流を、データ線を介してセンスアンプ３に送出する。

リファレンスアンプ４は、論理レベル０のイネーブル信号ＣＥが供給されている間は非活性状態となる一方、論理レベル１のイネーブル信号ＣＥが供給されている間は活性状態となる。リファレンスアンプ４は、上記の如き非活性状態から活性状態に遷移したときに電源電圧に基づき所定の閾電圧値Ｖ_Rを有するリファレンス電圧Ｖ_refの生成を開始し、活性状態にある間に亘りリファレンス電圧Ｖ_refをリファレンス電圧供給ラインＲＬを介してセンスアンプ３に供給する。尚、リファレンス電圧Ｖ_refの閾電圧値Ｖ_Rとは、前述した如く、センスアンプ３において、メモリセルアレイ２のデータ線に送出された電流値が論理レベル０及び１の内のどちらを示すのかを判定する為の閾値である。

図２は、かかるリファレンスアンプ４の内部構成を示す図である。

図２に示すように、リファレンスアンプ４は、差動アンプ２１、ｐチャネルＭＯＳ型のＦＥＴであるトランジスタ２２、ｎチャネルＭＯＳ型のＦＥＴであるトランジスタ２２、及びインバータ２４を備える。差動アンプ２１は、上記閾電圧値Ｖ_Rとリファレンス電圧供給ラインＲＬ上の電圧との電圧差に対応した差分信号をトランジスタ２２のゲート端子に供給する。トランジスタ２２のドレイン端子には電圧ＶＣＣが印加されており、そのソース端子がリファレンス電圧供給ラインＲＬに接続されている。トランジスタ２３のソース端子には接地電位ＶＳＳが印加されており、そのドレイン端子がリファレンス電圧供給ラインＲＬに接続されている。トランジスタ２３は、電圧ＶＣＣに基づき、上記差分信号に対応した出力電圧、つまり閾電圧値Ｖ_Rを有する出力電圧を生成し、これをリファレンス電圧Ｖ_refとしてリファレンス電圧供給ラインＲＬに送出する。トランジスタ２３のゲート端子には、インバータ２４によってイネーブル信号ＣＥの論理レベルが反転された反転イネーブル信号が供給される。

かかる構成により、リファレンスアンプ４は、論理レベル１のイネーブル信号ＣＥが供給されている間はトランジスタ２３がオフ状態になることから、活性化状態となり、上記した閾電圧値Ｖ_Rを有する出力電圧を生成し、これをリファレンス電圧Ｖ_refとしてリファレンス電圧供給ラインＲＬに送出する。しかしながら、イネーブル信号ＣＥの論理レベルが１から０に遷移すると、トランジスタ２３がオン状態に切り替わることから、このトランジスタ２３を介して接地電位ＶＳＳがリファレンス電圧供給ラインＲＬに印加される。よって、この間、リファレンス電圧供給ラインＲＬは接地電位ＶＳＳに対応した０ボルトの状態に維持される。すなわち、リファレンスアンプ４は、リファレンス電圧Ｖ_refの生成を行わない状態、いわゆる非活性状態となる。ここで、イネーブル信号ＣＥの論理レベルが０から１に遷移すると、トランジスタ２３がオン状態からオフ状態に切り替わるので、リファレンスアンプ４は、上記した如き活性状態に遷移する。この際、非活性状態から活性状態への切り替わり直前の段階では、リファレンス電圧供給ラインＲＬは０ボルトになっているので、トランジスタ２３がオン状態からオフ状態に切り替わった直後から、ＲＬ上の電圧が徐々に上昇して閾電圧値Ｖ_Rに到ることになる。

高速立上駆動回路５は、イネーブル信号ＣＥが論理レベル０から論理レベル１の状態に切り替わった直後に、所定期間だけ電圧ＶＣＣをリファレンス電圧供給ラインＲＬ上に印加することにより、リファレンス電圧Ｖ_refの電圧立ち上がり部を生成する。

図３は、かかる高速立上駆動回路５の内部構成の一例を示す図である。

図３に示すように、高速立上駆動回路５は、ｐチャネルＭＯＳ型のＦＥＴであるトランジスタＱ１及びＱ３と、ｎチャネルＭＯＳ型のＦＥＴであるトランジスタＱ２及びＱ４と、インバータＩＶ１とを備える。尚、これらトランジスタＱ２、Ｑ４、Ｑ１及びＱ３の各々は、エンハンスメント形のＦＥＴである。

トランジスタＱ１のゲート端子には上記イネーブル信号ＣＥが供給されている。トランジスタＱ１のソース端子には電圧ＶＣＣが印加されており、そのドレイン端子はラインＥＮを介してトランジスタＱ２のドレイン端子及びトランジスタＱ４のゲート端子各々に接続されている。トランジスタＱ２のソース端子には接地電位ＶＳＳが印加されており、そのゲート端子が、トランジスタＱ４のソース端子及びリファレンス電圧供給ラインＲＬに夫々接続されている。

以下に、図１に示される半導体メモリの動作について図４を参照しつつ説明する。

メモリ制御部１は、読出信号ＲＤが供給されていない場合、つまり情報データの読み出し動作が為されない期間中は、各モジュールを非活性状態にしてその動作を停止させるべき論理レベル０のイネーブル信号ＣＥをセンスアンプ３、リファレンスアンプ４及び高速立上駆動回路５の各々に供給する。この間、リファレンスアンプ４及び高速立上駆動回路５は非活性状態にあるので、リファレンス電圧供給ラインＲＬ上のリファレンス電圧Ｖ_refは、図４に示す如く０ボルトである。つまり、論理レベル０のイネーブル信号ＣＥに応じて、高速立上駆動回路５のトランジスタＱ１はオン状態、Ｑ３はオフ状態となり、リファレンス電圧供給ラインＲＬ上の電圧が０ボルトであることからＱ２はオフ状態にある。この際、トランジスタＱ１がオン状態、Ｑ２がオフ状態にあることから、高速立上駆動回路５におけるラインＥＮ上の電圧は電圧ＶＣＣに対応した高電圧となり、トランジスタＱ４はオン状態となる。しかしながら、トランジスタＱ３がオフ状態にあることから、高速立上駆動回路５はリファレンス電圧供給ラインＲＬに対して電圧印加を行わない。また、イネーブル信号ＣＥが論理レベル０の状態にある間は、リファレンスアンプ４も動作が為されないので、リファレンス電圧供給ラインＲＬに対する電圧印加は為されない。よって、この間、リファレンス電圧供給ラインＲＬ上のリファレンス電圧Ｖ_refは図４に示す如く０ボルトとなる。

このように、図１に示される半導体メモリでは、読み出しアクセスが為されていない期間中は、センスアンプ３のみならず、リファレンスアンプ４の動作も強制的に停止させるようにしたので、消費電力を低減させることができる。

その後、読出信号ＲＤが供給されると、メモリ制御部１は、各モジュールを活性化させるべき論理レベル１のイネーブル信号ＣＥをセンスアンプ３、リファレンスアンプ４及び高速立上駆動回路５の各々に供給する。イネーブル信号ＣＥが論理レベル１の状態に遷移すると、リファレンスアンプ４は、電源電圧に基づき所定の閾電圧値Ｖ_Rを有するリファレンス電圧Ｖ_refの生成を開始して、その電圧をリファレンス電圧供給ラインＲＬ上に印加する。この際、リファレンスアンプ４単独では、図４の一点鎖線に示す形態で、０ボルトの状態から徐々にその電圧が上昇して閾電圧値Ｖ_Rに到る立ち上げ波形を有するリファレンス電圧Ｖ_refがリファレンス電圧供給ラインＲＬ上に印加される。

また、イネーブル信号ＣＥが論理レベル１の状態に遷移すると、高速立上駆動回路５のトランジスタＱ３がオン状態に遷移し、このトランジスタＱ３及びＱ４を介して電圧ＶＣＣがリファレンス電圧供給ラインＲＬに印加される。よって、リファレンス電圧供給ラインＲＬ上の電圧は、図４の実線にて示す如く０ボルトの状態から急峻に上昇する。そして、図４に示す如く、リファレンス電圧供給ラインＲＬ上の電圧が高速立上駆動回路５のトランジスタＱ２のゲート閾電圧値Ｖ_N1を超えると、このトランジスタＱ２がオン状態に遷移する。これにより、接地電位ＶＳＳがリファレンス電圧供給ラインＲＬに印加されることになるので、図４に示すように、ラインＥＮ上の電位は徐々に低下して行く。この際、図４に示す如きラインＥＮ上の電位と、リファレンス電圧供給ラインＲＬ上の電位との電位差Ｖ_Qが、トランジスタＱ４の閾電圧値以下になると、このトランジスタＱ４がオフ状態に遷移し、リファレンス電圧供給ラインＲＬ上での電圧上昇が停止する。このリファレンス電圧供給ラインＲＬ上の電圧が０ボルトの状態から上昇して停止するまでの期間ｔｓにおいて、リファレンス電圧Ｖ_refの電圧立ち上がり部が生成される。

上記した如く、図３に示す高速立上駆動回路５では、イネーブル信号が論理レベル０から１に遷移した直後、期間ｔｓの間だけトランジスタＱ３及びＱ４を共にオン状態にして電圧ＶＣＣを強制的にリファレンス電圧供給ラインＲＬに印加することにより、リファレンス電圧Ｖ_refの電圧立ち上がり部を生成するようにしている。これにより、高速立上駆動回路５を用いずにリファレンスアンプ４単独で、リファレンス電圧供給ラインＲＬ上の電圧を上昇させる場合（図４中において一点鎖線にて示す）に比して、急峻にリファレンス電圧供給ラインＲＬ上の電圧が上昇する。尚、かかる電圧立ち上がり部では、図４に示す如く、一時的に閾電圧値Ｖ_Rよりも高い電圧値になってしまうというオーバーシュートが発生する。その後、リファレンス電圧供給ラインＲＬ上の電圧は徐々に低下するが、その直後にセンスアンプ３が動作を開始すると、動作開始時のスイッチングノイズの影響により、図４に示す如く、リファレンス電圧供給ラインＲＬ上の電圧が再び上昇してオーバーシュートの状態が継続する。その後、リファレンス電圧供給ラインＲＬ上の電圧は徐々に低下して、目標となる閾電圧値Ｖ_Rに収束して行く。

従って、図４に示す如くイネーブル信号の論理レベルが０から１へ切り替わった時点から、リファレンス電圧供給ラインＲＬ上の電圧が閾電圧値Ｖ_Rに到るまでの収束期間ＴＱの経過後、センスアンプ３は、この閾電圧値Ｖ_Rを有するリファレンス電圧Ｖ_refに基づき読出データの論理レベル判定を行うことが可能となる。すなわち、イネーブル信号の論理レベルが０から１へ切り替わった時点から収束期間ＴＱの経過後、メモリセルアレイ２に記憶されている情報データの読み出しを行うことができるようになるのである。

よって、高速立上駆動回路５によれば、図４に示すように、高速立上駆動回路５を用いずにリファレンスアンプ４単独でリファレンス電圧Ｖ_refの生成を開始させる場合（図４のて一点鎖線にて示す）に比して、リファレンス電圧Ｖ_refの電圧値を迅速に、０ボルトの状態から目標となる閾電圧値Ｖ_Rに到らせることができる。

よって、センスアンプ３及びリファレンスアンプ４を非活性状態から活性状態に遷移させた後、直ちに情報データの読み出しを行うことが可能となる。

この際、高速立上駆動回路５は、図３に示すように４つのトランジスタＱ１、Ｑ３、Ｑ２及びＱ４と、１つのインバータＩＶ１だけで構成されている。よって、回路規模を大幅に増大させることなく、低消費電力にて高速なデータ読み出しを行うことが可能となる。

尚、高速立上駆動回路５において、図４に示す如き電圧立ち上がり部でのオーバーシュトをなくすことにより、更に高速な読み出しアクセスを行うことが可能となる。

図５は、かかる点に鑑みて為された高速立上駆動回路５の他の内部構成を示す図である。

図５に示す高速立上駆動回路５では、図３に示すトランジスタＱ４とリファレンス電圧供給ラインＲＬとの間にｎチャネルＭＯＳ型のＦＥＴであるトランジスタＱ５を付加した点を除く他の構成は、図３に示すものと同一である。

図５において、トランジスタＱ５のソース端子はリファレンス電圧供給ラインＲＬに接続されており、そのドレイン端子はトランジスタＱ４のソース端子と接続されている。トランジスタＱ５のゲート端子には、所定の正極性の電圧値Ｖｄｄが供給されている。

以下に、図５に示す構成を有する高速立上駆動回路５によるリファレンス電圧Ｖ_refの電圧立ち上げ部の生成動作について図６を参照しつつ説明する。

先ず、論理レベル０のイネーブル信号ＣＥが供給されている間は、図３に示す構成を採用した場合と同様に、高速立上駆動回路５のトランジスタＱ１及びＱ４がオン状態、Ｑ３及びＱ２が夫々オフ状態となるので、高速立上駆動回路５はリファレンス電圧供給ラインＲＬに対して電圧印加を行わない。また、イネーブル信号ＣＥが論理レベル０の状態にある間は、リファレンスアンプ４も動作が為されないので、リファレンス電圧供給ラインＲＬに対する電圧印加は為されない。よって、この間、リファレンス電圧供給ラインＲＬ上のリファレンス電圧Ｖ_refは図６に示す如く０ボルトとなる。

その後、読出信号ＲＤが供給されると、メモリ制御部１は、各モジュールを活性化させるべき論理レベル１のイネーブル信号ＣＥをセンスアンプ３、リファレンスアンプ４及び高速立上駆動回路５の各々に供給する。イネーブル信号ＣＥが論理レベル１の状態に遷移すると、リファレンスアンプ４は、電源電圧に基づき所定の閾電圧値Ｖ_Rを有するリファレンス電圧Ｖ_refの生成を開始して、その電圧をリファレンス電圧供給ラインＲＬ上に印加する。この際、リファレンスアンプ４単独では、図６の一点鎖線に示す形態で、０ボルトの状態から徐々にその電圧が上昇して閾電圧値Ｖ_Rに到る立ち上げ波形を有するリファレンス電圧Ｖ_refがリファレンス電圧供給ラインＲＬ上に印加される。

そして、イネーブル信号ＣＥが論理レベル１の状態に遷移すると、高速立上駆動回路５のトランジスタＱ３がオン状態に遷移し、このトランジスタＱ３及びＱ４を介して電圧ＶＣＣがリファレンス電圧供給ラインＲＬに印加される。よって、リファレンス電圧供給ラインＲＬ上の電圧は、図６の実線にて示す如く０ボルトの状態から急峻に上昇し、かかる電圧上昇に伴いトランジスタＱ５のソース・ドレイン間電圧が減少して行く。すると、トランジスタＱ５が線形領域で動作するようになり、このトランジスタＱ５に流れ込むドレイン電流が急激に減少する。よって、リファレンス電圧Ｖ_refの電圧立ち上がり部での時間経過に伴う電圧上昇は、例えば図６に示す時点ｔ以降緩やかになる。そして、図６に示す如く、リファレンス電圧供給ラインＲＬ上の電圧が高速立上駆動回路５のトランジスタＱ２のゲート閾電圧値Ｖ_N1を超えると、このトランジスタＱ２がオン状態に遷移する。これにより、接地電位ＶＳＳがリファレンス電圧供給ラインＲＬに印加されることになるので、図６に示すように、ラインＥＮ上の電位は徐々に低下して行く。この際、図６に示す如きラインＥＮ上の電位と、リファレンス電圧供給ラインＲＬ上の電位との電位差Ｖ_Qが、トランジスタＱ４の閾値電圧以下になると、このトランジスタＱ４がオフ状態に遷移し、リファレンス電圧供給ラインＲＬ上での電圧上昇が停止する。このリファレンス電圧供給ラインＲＬ上の電圧が０ボルトの状態から上昇して停止するまでの期間ｔｓにおいて、リファレンス電圧Ｖ_refの電圧立ち上がり部が生成される。

上記した如き駆動によれば、リファレンス電圧Ｖ_refの電圧立ち上がり部において、図４に示す如き、目標となる閾電圧値Ｖ_Rを大幅に増加してしまうようなオーバーシュートが回避される。更に、電圧立ち上がり部での時間経過に伴う電圧上昇が時点ｔ以降緩やかになることから、その後、センスアンプ３が動作を開始しても、その動作開始時のスイッチングノイズに伴う電圧上昇を回避させることが可能となる。よって、電圧立ち上がり部での時間経過に伴う電圧上昇が時点ｔ以降、緩やかになるものの、上記した如きオーバーシュートが生じない分だけ、図６に示す如く、その電圧値が迅速に閾電圧値Ｖ_Rに収束するようになる。その結果、イネーブル信号の論理レベルが０から１へ切り替わった時点から、リファレンス電圧供給ラインＲＬ上の電圧が閾電圧値Ｖ_Rに到るまでの収束期間ＴＱは、図４に示す如きオーバーシュートが発生する場合に比して短くなる。

すなわち、高速立上駆動回路５として図５に示す構成を採用した場合には、図３に示す構成を採用した場合に比して高速に、情報データの読み出しを行うことが可能となるのである。

尚、図５に示すトランジスタＱ５として、エンハンスメント形のＦＥＴに代わり、デプレッション形のＦＥＴを採用するようにしても良い。

図７は、かかる点に鑑みて為された高速立上駆動回路５の内部構成の他の一例を示す図である。

図７に示す高速立上駆動回路５では、図５に示すエンハンスメント形のトランジスタＱ５に代わりデプレッション形のｎチャネルＭＯＳＦＥＴとしてのトランジスタＱ６を採用した点を除く他の構成は、図５に示すものと同一である。

図７において、トランジスタＱ６のソース端子はリファレンス電圧供給ラインＲＬに接続されており、そのドレイン端子はトランジスタＱ４のソース端子と接続されている。トランジスタＱ６のゲート端子には、接地電位ＶＳＳが固定供給されている。

以下に、図７に示す構成を有する高速立上駆動回路５によるリファレンス電圧Ｖ_refの電圧立ち上げ部の生成動作について、図８を参照しつつ説明する。

先ず、論理レベル０のイネーブル信号ＣＥが供給されている間は、図５に示す構成を採用した場合と同様に、高速立上駆動回路５のトランジスタＱ１及びＱ４がオン状態、Ｑ３及びＱ２が夫々オフ状態となるので、高速立上駆動回路５はリファレンス電圧供給ラインＲＬに対して電圧印加を行わない。また、イネーブル信号ＣＥが論理レベル０の状態にある間はリファレンスアンプ４も動作が為されないので、リファレンス電圧供給ラインＲＬに対する電圧印加は為されない。よって、この間、リファレンス電圧供給ラインＲＬ上のリファレンス電圧Ｖ_refは図８に示す如く０ボルトとなる。

その後、読出信号ＲＤが供給されると、メモリ制御部１は、各モジュールを活性化させるべき論理レベル１のイネーブル信号ＣＥをセンスアンプ３、リファレンスアンプ４及び高速立上駆動回路５の各々に供給する。イネーブル信号ＣＥが論理レベル１の状態に遷移すると、リファレンスアンプ４は、電源電圧に基づき閾電圧値Ｖ_Rを有するリファレンス電圧Ｖ_refの生成を開始して、その電圧をリファレンス電圧供給ラインＲＬ上に印加する。この際、リファレンスアンプ４単独では、図８の一点鎖線に示す形態で０ボルトの状態から徐々にその電圧が上昇して閾電圧値Ｖ_Rに到る立ち上げ波形を有するリファレンス電圧Ｖ_refがリファレンス電圧供給ラインＲＬ上に印加される。

そして、イネーブル信号ＣＥが論理レベル１の状態に遷移すると、高速立上駆動回路５のトランジスタＱ３がオン状態に遷移し、このトランジスタＱ３及びＱ４を介して電圧ＶＣＣがリファレンス電圧供給ラインＲＬに印加される。よって、リファレンス電圧供給ラインＲＬ上の電圧は、図８の実線にて示す如く０ボルトの状態から急峻に上昇する。かかる電圧上昇に伴いトランジスタＱ６のソース・ドレイン間電圧が減少して行くと、トランジスタＱ６が線形領域で動作するようになり、このＱ６に流れ込むドレイン電流が急激に減少する。よって、リファレンス電圧Ｖ_refの電圧立ち上がり部での時間経過に伴う電圧上昇は、例えば図８に示す時点ｔ以降緩やかになる。そして、図８に示す如く、リファレンス電圧供給ラインＲＬ上の電圧が高速立上駆動回路５のトランジスタＱ２のゲート閾電圧値Ｖ_N1を超えると、このトランジスタＱ２がオン状態に遷移する。これにより、接地電位ＶＳＳがリファレンス電圧供給ラインＲＬに印加されることになるので、図８に示すように、ラインＥＮ上の電位は徐々に低下して行く。この際、図８に示す如きラインＥＮ上の電位と、リファレンス電圧供給ラインＲＬ上の電位との電位差Ｖ_Qが、トランジスタＱ４の閾値電圧以下になると、このトランジスタＱ４がオフ状態に遷移し、リファレンス電圧供給ラインＲＬ上での電圧上昇が停止する。このリファレンス電圧供給ラインＲＬ上の電圧が０ボルトの状態から上昇して停止するまでの期間ｔｓにおいて、リファレンス電圧Ｖ_refの電圧立ち上がり部が生成される。

上記した如き駆動によれば、リファレンス電圧Ｖ_refの電圧立ち上がり部において、図４に示す如く目標となる閾電圧値Ｖ_Rを大幅に増加してしまうようなオーバーシュートが回避される。更に、電圧立ち上がり部での時間経過に伴う電圧上昇が時点ｔ以降緩やかになることから、その後、センスアンプ３が動作を開始しても、その動作開始時のスイッチングノイズに伴う電圧上昇を回避させることが可能となる。よって、電圧立ち上がり部での時間経過に伴う電圧上昇が時点ｔ以降、緩やかになるものの、上記した如きオーバーシュートが生じない分だけ、図８に示す如く、その電圧値が迅速に閾電圧値Ｖ_Rに収束するようになる。その結果、イネーブル信号の論理レベルが０から１へ切り替わった時点から、リファレンス電圧供給ラインＲＬ上の電圧が閾電圧値Ｖ_Rに到るまでの収束期間ＴＱは、図４に示す如きオーバーシュートが発生する場合に比して短くなる。

すなわち、高速立上駆動回路５として図７に示す構成を採用した場合にも、図３に示す構成を採用した場合に比して高速に、情報データの読み出しを行うことが可能となる。尚、図７に示す構成では、図５に示すエンハンスメント形のｎチャネルＭＯＳＦＥＴであるトランジスタＱ５に代わり、デプレッション形のｎチャネルＭＯＳＦＥＴであるトランジスタＱ６を用いているので、ゲート端子に印加する電圧を接地電位ＶＳＳにしても、上述した如き線形領域での動作を行うことが可能となる。

よって、正極性の電圧値Ｖｄｄをそのゲート端子に固定供給することにより線形領域での動作を可能としたエンハンスメント形のトランジスタＱ５を採用した場合に比して安定した収束期間ＴＱを得ることができる。

また、上記実施例においては、センスアンプ３において論理レベルの判定を行う際の閾値となるリファレンス電圧を高速に立ち上げるために、高速立上駆動回路５を用いているが、この高速立上駆動回路５を、図９に示すように、定電圧電源装置の出力電圧を高速に立ち上げる為に用いるようにしても良い。

図９において、定電圧電源装置９０は、電源スイッチ９１がオフ状態からオン状態に切り替えられて電源電圧の供給が開始されると、かかる電源電圧に基づく所定の一定電圧値を有する出力電圧ＶＧを生成しこれを電源ラインＧＬに印加する。電源スイッチ９１は、オフ状態にある間は論理レベル０、オン状態にある間は論理レベル１のイネーブル信号を高速立上駆動回路５に供給する。図９に示す高速立上駆動回路５は、図３、図５又は図７に示す内部構成を有し、論理レベル１のイネーブル信号に応じて、電源ラインＧＬに対して前述した如き駆動を行うことにより、電源ラインＧＬに印加される出力電源電圧ＶＧの電圧立ち上げ部での時間経過に伴う電圧上昇を急峻にする。これにより、電源投入時点から高速に、出力電圧ＶＧの電圧値を目標とする一定電圧値に立ち上げるのである。

１メモリ制御部
３センスアンプ
４リファレンスアンプ
５高速立上駆動回路

Claims

電圧供給ラインを有する半導体装置であって、
第１電位を受ける第１端子と、第１ラインに接続されている第２端子と、制御信号を受ける制御端子とを有する第１のトランジスタと、
前記第１ラインに接続されている第１端子と、第２電位を受ける第２端子と、前記電圧供給ラインに接続されている制御端子とを有する第２のトランジスタと、
前記第１電位を受ける第１端子と、前記制御信号の論理レベルを反転させた信号を受ける制御端子とを有する第３のトランジスタと、
前記第３のトランジスタの前記第２端子に接続されている第１端子と、前記第１ラインに接続されている制御端子とを有する第４のトランジスタと、
前記第４のトランジスタの第２端子に接続されている第１端子と、前記電圧供給ラインに接続されている第２端子と、所定の固定電位を受ける制御端子とを有する第５のトランジスタと、を含むことを特徴とする半導体装置。
イネーブル指示又はディスエーブル指示を示す前記制御信号を生成する制御部と、
前記制御信号が前記イネーブル指示を示す場合に所定電圧を生成して前記電圧供給ラインに印加する電圧生成部と、を含み、
前記第１のトランジスタは、前記制御信号が前記ディスエーブル指示を示す場合にオン状態となる一方、前記制御信号が前記イネーブル指示を示す場合にはオフ状態となり、
前記第３のトランジスタは、前記制御信号が前記イネーブル指示を示す場合にオン状態となる一方、前記制御信号が前記ディスエーブル指示を示す場合にはオフ状態となることを特徴とする請求項１記載の半導体装置。
前記制御部は、電源電圧を受けて前記電圧生成部への前記電源電圧の供給又は遮断を為す電源スイッチを含み、前記電源スイッチがオン状態にある場合には前記イネーブル指示を示す前記制御信号を生成する一方、前記電源スイッチがオフ状態にある場合には前記ディスエーブル指示を示す前記制御信号を生成することを特徴とする請求項２記載の半導体装置。
前記第１及び第３のトランジスタはｐチャネル型のＭＯＳトランジスタであり、前記第２、第４及び第５のトランジスタはｎチャネル型のＭＯＳトランジスタであることを特徴とする請求項１〜３のいずれか１に記載の半導体装置。
前記第１電位は電源電位であり、前記第２電位は接地電位であることを特徴とする請求項４記載の半導体装置。