JPH0476896A - センスアンプ回路 - Google Patents
センスアンプ回路Info
- Publication number
- JPH0476896A JPH0476896A JP2188087A JP18808790A JPH0476896A JP H0476896 A JPH0476896 A JP H0476896A JP 2188087 A JP2188087 A JP 2188087A JP 18808790 A JP18808790 A JP 18808790A JP H0476896 A JPH0476896 A JP H0476896A
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- Pending
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- 238000010586 diagram Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばＲＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅ
ａ＋ｏｒｙ）回路のメモリ情報をセンスするためのセン
スアンプ回路に関する。
ａ＋ｏｒｙ）回路のメモリ情報をセンスするためのセン
スアンプ回路に関する。
従来、ＲＯＭにおけるセンスアンプとしては、面積を重
視するために、１本の入力信号を増幅するシングルエン
ド型が主に用いられてきた。第４図は、「公開特許公報
（Ａ）昭５９−６８８９５Ｊに示されているシングルエ
ンド型センスアンプの回路構成図である。ここで、１０
はワード線、９はビット線、１５はｎ Ｍ ＯＳメモリ
セル、１６はビット線のプリチャージのためのｐＭＯ５
トランジスタ、点線で囲まれた１８はセンス回路、１４
はセンス８カである。また、φ０．φ２は互いに重なり
あわない（ノン・オーバーラツプ）２相りロック信号で
ある。
視するために、１本の入力信号を増幅するシングルエン
ド型が主に用いられてきた。第４図は、「公開特許公報
（Ａ）昭５９−６８８９５Ｊに示されているシングルエ
ンド型センスアンプの回路構成図である。ここで、１０
はワード線、９はビット線、１５はｎ Ｍ ＯＳメモリ
セル、１６はビット線のプリチャージのためのｐＭＯ５
トランジスタ、点線で囲まれた１８はセンス回路、１４
はセンス８カである。また、φ０．φ２は互いに重なり
あわない（ノン・オーバーラツプ）２相りロック信号で
ある。
φ□がＨレベルでφ２がＬレベルのとき、プリチャージ
用のＰＭＯＳトランジスタ１６がＯＮし、ビットｇ９は
Ｈレベルにプリチャージされる。この時、センス出力１
４は、センスアンプ内のｐＭＯＳトランジスタ１７がＯ
ＦＦであり、ｎＭＯＳトランジスタ１３がＯＮするので
、Ｌレベルになる。
用のＰＭＯＳトランジスタ１６がＯＮし、ビットｇ９は
Ｈレベルにプリチャージされる。この時、センス出力１
４は、センスアンプ内のｐＭＯＳトランジスタ１７がＯ
ＦＦであり、ｎＭＯＳトランジスタ１３がＯＮするので
、Ｌレベルになる。
一方、φ□がＬレベルでφ２がＨレベルのとき、ワード
線１０がＨレベルになると、ｎＭＯＳトランジスタ１５
によりビット線９上の電荷が引き抜かれ始める。すると
、ｐＭＯｓトランジスタ１１がＯＮＬ始めるので、ｐＭ
ＯＳトランジスタ１７を通して、電源電圧Ｖｃｃからセ
ンス出力１４に電荷が流れ始める。それと同時に、ｎＭ
ＯＳトランジスタ１２がＯＮし始めるので、ビット線９
上の電荷は、急速に引き抜かれる。これにより、センス
出力１４は急速にＨレベルに立ち上がる。
線１０がＨレベルになると、ｎＭＯＳトランジスタ１５
によりビット線９上の電荷が引き抜かれ始める。すると
、ｐＭＯｓトランジスタ１１がＯＮＬ始めるので、ｐＭ
ＯＳトランジスタ１７を通して、電源電圧Ｖｃｃからセ
ンス出力１４に電荷が流れ始める。それと同時に、ｎＭ
ＯＳトランジスタ１２がＯＮし始めるので、ビット線９
上の電荷は、急速に引き抜かれる。これにより、センス
出力１４は急速にＨレベルに立ち上がる。
ビット線９がＨレベルに保たれる場合は、ｐＭＯＳトラ
ンジスタ１１がＯＦＦになるので、センス出力はＬレベ
ルのままである。
ンジスタ１１がＯＦＦになるので、センス出力はＬレベ
ルのままである。
先に述べた回路において、高速のセンス動作を保証する
。すなわち、ビット線のＨレベルからＬレベルへの変化
を速やかに検品するためには、ｐＭＯ８）−ランジスタ
１１及びｎＭＯＳトランジスタ１２の閾値電圧を適切な
値に設定する必要がある。ｐＭＯ５の閾値電圧を高くと
れば、高速のセンス動作が可能である反面、このことは
Ｈ側のノイズマージンの減少を意味し、ビット線のプリ
チャージが不十分であるとセンスアンプが誤動作する恐
れがある。また、ノイズマージンを確保するためにｐＭ
Ｏ５の閾値電圧をある程度低く抑えて、ｎ Ｍ ＯＳの
感度を高める（閾値電圧を低くする）と、今度は、ｎＭ
Ｏ８１２のＬ側のノイズマージンが減少し、φ２動作時
にセンス出力１４が完全にＬレベルに落ち切れていない
と、やはり誤動作する可能性がある。
。すなわち、ビット線のＨレベルからＬレベルへの変化
を速やかに検品するためには、ｐＭＯ８）−ランジスタ
１１及びｎＭＯＳトランジスタ１２の閾値電圧を適切な
値に設定する必要がある。ｐＭＯ５の閾値電圧を高くと
れば、高速のセンス動作が可能である反面、このことは
Ｈ側のノイズマージンの減少を意味し、ビット線のプリ
チャージが不十分であるとセンスアンプが誤動作する恐
れがある。また、ノイズマージンを確保するためにｐＭ
Ｏ５の閾値電圧をある程度低く抑えて、ｎ Ｍ ＯＳの
感度を高める（閾値電圧を低くする）と、今度は、ｎＭ
Ｏ８１２のＬ側のノイズマージンが減少し、φ２動作時
にセンス出力１４が完全にＬレベルに落ち切れていない
と、やはり誤動作する可能性がある。
本発明は、この点に鑑み、スイッチング速度を落さず、
なおかつ誤動作の可能性の少ない、シングルエンド型の
センスアンプを提供するものである。
なおかつ誤動作の可能性の少ない、シングルエンド型の
センスアンプを提供するものである。
センス出力の電位変化を検出してビット線の電荷を引き
抜くのではなく、センス出力の変化を検出して直接出力
レベルをＨレベルに引き上げることによりセンス動作を
高速化する手段を設ける。
抜くのではなく、センス出力の変化を検出して直接出力
レベルをＨレベルに引き上げることによりセンス動作を
高速化する手段を設ける。
また、ノイズマージンを確保するため、ビット線がＨレ
ベルである間はセンス出力を常にＬレベルに保持する手
段を設ける。
ベルである間はセンス出力を常にＬレベルに保持する手
段を設ける。
これを実現するため、第１図に示すように、ＣＭＯＳイ
ンバータのｐＭＯＳＭＯＳトランジスタＴ２ＭＯＳＭＯ
ＳトランジスタＴ４に接続する。
ンバータのｐＭＯＳＭＯＳトランジスタＴ２ＭＯＳＭＯ
ＳトランジスタＴ４に接続する。
クロック信号φがＬレベルの間は電源電圧が印加されな
いようにｐＭＯＳトランジスタＴ１ を挿入する。セン
ス出力をゲートで受けることにより、Ｔ４のゲートに蓄
積された電荷を引き抜＜ ｎＭＯＳトランジスタＴ６を
設ける。また、φがＬレベルのときはＯＮになってＴ４
のゲートに電荷を供給するｐＭＯ８）−ランジスタＴ５
を接続する。
いようにｐＭＯＳトランジスタＴ１ を挿入する。セン
ス出力をゲートで受けることにより、Ｔ４のゲートに蓄
積された電荷を引き抜＜ ｎＭＯＳトランジスタＴ６を
設ける。また、φがＬレベルのときはＯＮになってＴ４
のゲートに電荷を供給するｐＭＯ８）−ランジスタＴ５
を接続する。
センス動作時、すなわちクロック信号φがＨレベルのと
き、ビット線からの入力１がＨレベルからＬレベルに変
化すると、Ｔ２がＯＮし始めると同時にセンス出力２に
電荷が流れ始める。するとＴ６がＯＮするので、Ｔ４の
ゲートから電荷を引き抜く。それによりＴ４がＯＮＬ、
センス出力２は、急速にＨレベルに立ち上がる。勿論、
入力１がＨレベルのままであればＴ、がＯＮするのでセ
ンス出力２はＬレベルに保たれる。
き、ビット線からの入力１がＨレベルからＬレベルに変
化すると、Ｔ２がＯＮし始めると同時にセンス出力２に
電荷が流れ始める。するとＴ６がＯＮするので、Ｔ４の
ゲートから電荷を引き抜く。それによりＴ４がＯＮＬ、
センス出力２は、急速にＨレベルに立ち上がる。勿論、
入力１がＨレベルのままであればＴ、がＯＮするのでセ
ンス出力２はＬレベルに保たれる。
ここで、センス出力電位の微小な増加でＯＮするように
Ｔ、の閾値電圧を低く設定すれば、Ｔ４はゲートに蓄積
された電荷が引き抜かれることでただちにＯＮＬ、Ｔ□
Ｔ４のパスによりセンス出力２は速やかにＨレベルに立
ちあがり、高速動作が可能となる。すなわち、ＣＭＯＳ
インバータＴ２゜Ｔ３のスイッチング点をそれほど電源
電圧Ｖｃｃに近づけなくてもよく、Ｈ側のノイズマージ
ンが向上する。また、インバータのｎＭＯＳトランジス
タＴ、がＯＮになっているかぎりセンス出力２はＬレベ
ルに保たれるので、Ｔ、がＯＮしてしまうことによる誤
動作の恐れはない。
Ｔ、の閾値電圧を低く設定すれば、Ｔ４はゲートに蓄積
された電荷が引き抜かれることでただちにＯＮＬ、Ｔ□
Ｔ４のパスによりセンス出力２は速やかにＨレベルに立
ちあがり、高速動作が可能となる。すなわち、ＣＭＯＳ
インバータＴ２゜Ｔ３のスイッチング点をそれほど電源
電圧Ｖｃｃに近づけなくてもよく、Ｈ側のノイズマージ
ンが向上する。また、インバータのｎＭＯＳトランジス
タＴ、がＯＮになっているかぎりセンス出力２はＬレベ
ルに保たれるので、Ｔ、がＯＮしてしまうことによる誤
動作の恐れはない。
以下、本発明の一実施例を図面とともに説明する。
第１図は、本発明によるセンス回路の回路図であり、第
２図は、それを用いたＲＯＭの回路図を示したものであ
る。また、第３図は、そのタイミング図を示したもので
ある。
２図は、それを用いたＲＯＭの回路図を示したものであ
る。また、第３図は、そのタイミング図を示したもので
ある。
第２図において、アドレスデコーダ３は、入力されたＲ
ＯＭアドレスをデリートして１本のワード線を選択する
ためのものであり、プリチャージ回路４は、全てのビッ
ト線をＨレベルにプリチャージするためのものである。
ＯＭアドレスをデリートして１本のワード線を選択する
ためのものであり、プリチャージ回路４は、全てのビッ
ト線をＨレベルにプリチャージするためのものである。
まず、クロック信号φがＬレベルのとき、ＲＯＭアドレ
ス入力が確定し、アドレスデコーダ３により全てのワー
ド線はＬレベルにディスチャージされる。また、プリチ
ャージ回路４により全てのビット線はＨレベルにプリチ
ャージされる。センス出力２は、プリチャージが完了し
た時点ではＬレベルである。なぜなら、φがＬレベルで
あるから、Ｔ工はＯＦＦ、Ｔ５はＯＮであり、それゆえ
Ｔ４はＯＦＦとなる。ビット線１の電位はＨレベルであ
るからＴ３はＯＮし、センス出力２はＬレベルとなる。
ス入力が確定し、アドレスデコーダ３により全てのワー
ド線はＬレベルにディスチャージされる。また、プリチ
ャージ回路４により全てのビット線はＨレベルにプリチ
ャージされる。センス出力２は、プリチャージが完了し
た時点ではＬレベルである。なぜなら、φがＬレベルで
あるから、Ｔ工はＯＦＦ、Ｔ５はＯＮであり、それゆえ
Ｔ４はＯＦＦとなる。ビット線１の電位はＨレベルであ
るからＴ３はＯＮし、センス出力２はＬレベルとなる。
次に、φがＨレベルのとき、アドレスデコーダ３により
、入力されたアドレスに対応するワード線が１本だけ選
択されてＨレベルになる。選択されたワード線にメモリ
セルのｎＭＯＳトランジスタを通して接続されたビット
！！１は、ＨレベルからＬレベルにディスチャージされ
る。接続されないピント線１はＨレベルに保たれる。
、入力されたアドレスに対応するワード線が１本だけ選
択されてＨレベルになる。選択されたワード線にメモリ
セルのｎＭＯＳトランジスタを通して接続されたビット
！！１は、ＨレベルからＬレベルにディスチャージされ
る。接続されないピント線１はＨレベルに保たれる。
φがＨレベルのときは、Ｔ工がＯＮ、Ｔ、がＯＦＦにな
るが、このとき、ビット線上の電位がＨレベルからＬレ
ベルに変化したとすると、Ｔ２がＯＦＦからＯＮに、Ｔ
３がＯＮからＯＦＦに変化する。すると、センス出力２
はＴ＋、Ｔ２のパスによりＨレベルに変化し始める。そ
の結果Ｔ６ がＯＮするので、Ｔ、のゲートの電荷が引
き抜かれ、Ｔ□Ｔ４のパスによりセンス出力２は急速に
Ｈレベルに立ち上がる。
るが、このとき、ビット線上の電位がＨレベルからＬレ
ベルに変化したとすると、Ｔ２がＯＦＦからＯＮに、Ｔ
３がＯＮからＯＦＦに変化する。すると、センス出力２
はＴ＋、Ｔ２のパスによりＨレベルに変化し始める。そ
の結果Ｔ６ がＯＮするので、Ｔ、のゲートの電荷が引
き抜かれ、Ｔ□Ｔ４のパスによりセンス出力２は急速に
Ｈレベルに立ち上がる。
一方、ビット線１がＨレベルのままであれば、ｎＭＯＳ
トランジスタＴ３はＯＮなので、センス出力２はＬレベ
ルに保たれる。
トランジスタＴ３はＯＮなので、センス出力２はＬレベ
ルに保たれる。
通常のインバータに比へ、高速性の点で大幅に改善され
ている。また、シングルエンド型なので、差動型に比べ
面積的にも有利であり、Ｒ，ＯＭのセンスアンプとして
利用可能である。
ている。また、シングルエンド型なので、差動型に比べ
面積的にも有利であり、Ｒ，ＯＭのセンスアンプとして
利用可能である。
第１図は本発明によるセンス回路の回路図、第図
Ｖｃｃ・・・電源電位、１・・・入力端子、２・・出力
端子、φ・・・クロック信号、Ｔ工ｌＴ５・クロック入
力用Ｐチャネルトランジスタ、Ｔ２・・・データ入力用
Ｐチャネルトランジスタ、Ｔ、・・・データ入力用ｎチ
ャネルトランジスタ、Ｔ４・・・センス出力用ｐチャネ
ルトランジスタ、Ｔ６・・・電荷引抜き用ｎチャネルト
ランジスタ、３・・・アドレスデコーダ、４・・・プリ
チャージ回路、９・・ビット線、１０・ ワード線、１
８・・・センスアンプ、１４・・・センス出力、φ、。 φ２・・ノン・オーバーラップ２相クロツク信号、φ８
．φ２・・・φ０．φ２の反転信号、１５・・・メモリ
セルのｎ Ｍ ＯＳ トランジスタ、１１．１６．１７
−・・ｎＭＯＳトランジスタ、１２．１３−ｎＭＯ３ト
ランジスタ。 第 ２ （２）
端子、φ・・・クロック信号、Ｔ工ｌＴ５・クロック入
力用Ｐチャネルトランジスタ、Ｔ２・・・データ入力用
Ｐチャネルトランジスタ、Ｔ、・・・データ入力用ｎチ
ャネルトランジスタ、Ｔ４・・・センス出力用ｐチャネ
ルトランジスタ、Ｔ６・・・電荷引抜き用ｎチャネルト
ランジスタ、３・・・アドレスデコーダ、４・・・プリ
チャージ回路、９・・ビット線、１０・ ワード線、１
８・・・センスアンプ、１４・・・センス出力、φ、。 φ２・・ノン・オーバーラップ２相クロツク信号、φ８
．φ２・・・φ０．φ２の反転信号、１５・・・メモリ
セルのｎ Ｍ ＯＳ トランジスタ、１１．１６．１７
−・・ｎＭＯＳトランジスタ、１２．１３−ｎＭＯ３ト
ランジスタ。 第 ２ （２）
Claims (1)
- １、プリチャージされたビット線のＨレベルからＬレベ
ルへの変化を検出するシングルエンド型のセンスアンプ
において、前記ビット線に接続され、該ビット線の変化
をｐＭＯＳ、ｎＭＯＳトランジスタの比で決まる論理閾
値により検出する手段と、該検出手段と該センスアンプ
の出力に接続され該検出手段の出力のＬレベルからＨレ
ベルへの変化をｎＭＯＳトランジスタの閾値電圧によっ
て検出し該センスアンプの出力の変化を加速させる手段
と、該検出手段、加速手段に接続されプリチャージ時に
該センスアンプを初期化する手段とを有することを特徴
とするセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188087A JPH0476896A (ja) | 1990-07-18 | 1990-07-18 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188087A JPH0476896A (ja) | 1990-07-18 | 1990-07-18 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0476896A true JPH0476896A (ja) | 1992-03-11 |
Family
ID=16217478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2188087A Pending JPH0476896A (ja) | 1990-07-18 | 1990-07-18 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0476896A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015179557A (ja) * | 2015-04-08 | 2015-10-08 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
1990
- 1990-07-18 JP JP2188087A patent/JPH0476896A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015179557A (ja) * | 2015-04-08 | 2015-10-08 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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