JP2006017683A - 電圧検出器 - Google Patents

Abstract

【課題】電源投入後のセット信号がラッチ回路１０７に入力されるまでの初期期間においても、誤動作をしない遅延回路月電圧検出回路を提供する。
【解決手段】 電源投入直後の初期期間に、ラッチ回路の出力電圧を”Ｌｏ”レベルに固定するための出力固定回路を設けた。さらに、ラッチ回路の出力電圧を、セット信号発生時より長く固定し、リセット信号発生時より早く開放する出力固定回路とした。
【選択図】 図１

Description

本発明は、電源投入時に遅延付き電圧検出器の誤動作を防止する手段に関する。

従来の遅延付き電圧検出器（以下、電圧検出器と言う。）を図５に、この動作タイミングチャートを図６に示す。電圧検出器は、電源投入直後の内部回路の論理が定まらない不安定な初期期間を経て、内部回路の論理が定まった定常状態となりその機能を発揮する。定常期間では、電圧検出器の検出端子兼電源端子１０１に印加された電圧VDDが、電圧検出器に定められた検出電圧Vset以上の場合に、電圧検出器に内蔵した基準電圧１０４は、検出抵抗１０２で分圧された抵抗分圧出力１０３よりも低くなる様に設定されているので、コンパレータ１０５の出力１０６は“Ｈｉ”レベルとなる。この状態が続いている間は、遅延回路１１１の出力１１２も“Ｈｉ”レベルを保持する。一方、後程説明するが、ラッチ回路１０７の出力１０８は電圧検出回路が定常期間に入る時に“Ｌｏ”レベルにリセットされているので、ラッチ回路１０７の出力１０８は“Ｌｏ”レベルを保持し、出力バッファ回路１１３の出力電圧１０９は“Ｈｉ”レベルを保持する。この状態を解除状態と言う。

何らかの理由により電圧VDDが徐々に下がり検出電圧Vset以下になると、コンパレータ１０５の出力１０６が反転し“Ｌｏ”レベルとなる。遅延回路を経由しない出力１０６によりラッチ回路１０７の出力１０８は“Ｌｏ”レベルから“Ｈｉ”レベルに反転し、出力電圧１０９は“Ｌｏ”レベルとなる。この状態を検出状態と言う。このときスイッチトランジスタ１１０はＯＮするため抵抗分圧出力１０３は低下し、ヒステリシスが生じ検出電圧Vdetよりもヒステリシス分高い電圧である解除電圧Vresetが設定される。解除状態から検出状態に移行するときは、電圧VDDが検出電圧に達したときから出力電圧１０９が“Ｌｏ”レベルとなるまでの検出遅延時間は内部トランジスタ等の応答速度で決まる。
次に検出状態から電圧VDDが徐々に上がり解除電圧Vresetに達すると、コンパレータ１０５の出力１０６が反転し“Ｈｉ”レベルとなる。この時点ではラッチ回路１０７の出力１０８は“Ｌｏ”レベルには反転せず、“Ｈｉ”レベルを保持している。このとき遅延回路１１１が動作し内部ロジックもしくは容量値で決定される解除遅延時間ＴＤ（Ｓ）後、遅延回路１１１の出力１１２は“Ｌｏ”レベルとなる。

それ故、ラッチ回路１０７の出力１０８が“Ｈｉ”レベルから“Ｌｏ”レベルに反転し、電圧検出器はつまり解除状態となる。このように従来の遅延付き電圧検出器ではラッチ回路による状態保持の特徴を生かし、検出状態から解除状態に移行する時のみといった、ある特定の状態移行時のみに遅延時間を設けた回路構成になっている。この遅延時間は、電源電圧VDDが解除電圧Vreset以上になったことを確認し、電圧検出器の誤動作を防止するために所望の値に設定される。

さて、電圧検出器が、電源投入直後の初期期間では、図６のタイミングに示されたコンパレータ１０５は出力１０６のセット信号を１回発する様に設定されている。そのセット信号により、ラッチ回路１０７の出力１０８が“Ｌｏ”レベルから検出状態と同様な“Ｈｉ”レベルに初期化される。この後、解除遅延時間ＴＤ後に、図６のタイミングに示された遅延回路１１１の出力１１２であるセット信号により、ラッチ回路１０７の出力１０８が“Ｈｉ”レベルから解除状態と同様な“Ｌｏ”レベルにリセットされる。よって、出力バッファ回路１１３の出力電圧１０９は“Ｈｉ”レベルを保持する。即ち、ラッチ回路１０７の出力１０８は電圧検出回路が定常期間に入る時に“Ｌｏ”レベルにリセットされることになる。（特許文献1参照）
特開２００２−２４３７７３号公報（第３頁、図１）

しかしながら従来の電圧検出器では、図６の動作タイミングチャートに示したように、電源投入後の初期期間において、セット信号がラッチ回路１０７に入力されるまでの間は、ラッチ回路１０７の出力１０８は論理が定まらず、これにより出力電圧１０９も不定となり出力発振などの誤動作を生じるという課題があった。

本発明は上記問題を解決するために、遅延付き電圧検出器において、電源投入直後の初期期間にラッチ回路の出力電圧を“Ｌｏ”レベルに固定するための出力固定回路を設けた。更にラッチ回路の出力電圧を、セット信号発生時より長く固定し、リセット信号発生時より早く開放する出力固定回路とした。

遅延付き電圧検出器において出力固定回路を設けたことで、電源投入後にラッチ回路にセット信号が入力されるまでの間、ラッチ回路の出力電圧をＬｏ固定し、発振などの誤動作を防ぎ、安定かつ所望の検出・解除電圧値となるように制御を行うことができるといった効果がある。

以下、実施例について図面を参照して説明する。

本発明の第１の実施例である遅延付き電圧検出器を図１に示す。図１は図５の遅延付き電圧検出器のラッチ回路１０７の入力に出力固定回路１１９を設けた遅延付き電圧検出器である。出力固定回路１１９は、例えば図２のように定電流インバータ回路２２１と容量２２２で構成される。図２の回路を用いた時の電源投入後の動作タイミングチャートを図３に示す。図３では、定常状態に於ける電圧検出器の動作は、省略した。

検出端子兼電源端子１０１に検出電圧以上の電源電圧VDDが始めて印加されると、コンパレータの出力１０６は“Ｈｉ”レベルとなる。このとき定電流インバータ回路２２１内のスイッチ２２４はＯＦＦするため定電流２２３から容量２２２へと定電流充電が始まり、出力固定回路１１９の出力２２５の電圧が徐々に上昇し始める。定電流２２３の定電流値と容量２２２の容量値は、コンパレータの出力１０６から発せられるセット信号が、遅延回路１１１の出力１１２から発せられるセット信号としてラッチ回路１０７に入力されるまでの間、出力固定回路１１９の出力２２５がラッチ回路１０７の出力１０８を反転させる電圧まで上昇させないように設定する。このように定電流２２３と容量値２２２を設定することで、電源投入の時点からラッチ回路１０７は出力固定回路１１９の出力２２５の電圧レベルを“Ｌｏ”と認識し、ラッチ回路の出力１０８に不定領域はなく“Ｈｉ”レベルに固定することができる。同様に、出力１０９についても不定領域はなく“Ｌｏ”レベルに固定することができる。

コンパレータの出力１０６からセット信号が出力された瞬間、スイッチ２２４はＯＮし容量２２２内の電荷は放電され、出力固定回路１１９の出力２２５はＶＳＳレベルに落ちるが、コンパレータの出力１０６が“Ｈｉ”レベルに戻るとスイッチ２２４はＯＦＦし容量２２２に定電流充電が始まる。前記ラッチ回路の出力電圧を、セット信号発生時より長く固定し、リセット信号発生時より早く開放する様に、解除遅延時間以内に出力固定回路１１９の出力２２５の電圧は電源電圧VDDに達するよう定電流２２３の定電流値と容量２２２の容量値を設定する必要がある。なお、定電流２２３は抵抗器に置き換えることも容易である。

次に本発明の第２の実施例である遅延付き電圧検出器を図４に示す。図２との相違点は定電流と並列にスイッチトランジスタ４２６を追加し、スイッチトランジスタ４２６のゲートに接続される論理回路４２７、４２８を追加したことである。

図２の第１の実施例の遅延付き電圧検出器では、電源電圧VDDを変動するたびに容量２２２に定電流充電が開始される。通常の電源電圧VDD変動では、実用上の問題は発生しないが、特別に急激な電源変動時には問題が発生することがある。例えば解除状態中に電源電圧VDDを高くする方向に急激な電源変動があった場合を考える。最初ラッチ回路１０７が出力固定回路１１９の出力２２５を“Ｈｉ”レベルと認識していた状態であったものが、電源電圧VDDを高くする方向に急激な電源変動があると容量２２２への定電流充電が遅いため、電源電圧VDDの上昇に瞬時に追従できない出力固定回路１１９の出力２２５を、ラッチ回路１０７は“Ｌｏ”レベルと認識しラッチ回路１０７の出力１０８が“Ｈｉ”レベルに反転してしまう恐れがある。このため出力１０９の検出状態と誤認することが起こりうる。

本発明を特に急激な電源電圧VDDが変動する電子システムに応用する場合について、図４の第２の実施例を用いて説明する。出力固定回路１１９において、一旦解除状態になれば定電流２２３と並列に接続されたスイッチトランジスタ４２６とスイッチトランジスタ４２６をＯＮさせる論理回路４２７、４２８を追加し、出力固定回路１１９は解除状態中の電源変動に素早く応答し、常に出力固定回路１１９の出力２２５を電源電圧VDDつまり“Ｈｉ”レベルに保持することができる。第２の実施例の本発明の課題である定電圧器を初期化については、実施例１と同様の動作と効果が得られるので、説明は省略する。

以上、実施例を用いて本発明を説明したが、解除状態の出力電圧１０９の論理レベルは、本発明の目的を限定するものではなく、電圧検出器を利用する電子システムにより適当に決定する事が出来る。

本発明の第１の実施例を示す遅延付き電圧検出器の概略説明図である。 本発明の第１の実施例である遅延付き電圧検出器の詳細回路図である。 本発明の第１の実施例を示す遅延付き電圧検出器の動作タイミングチャート図である。 本発明の第２の実施例を示す遅延付き電圧検出器の詳細回路図である。 従来の遅延付き電圧検出器の回路図である。 従来の遅延付き電圧検出器の動作タイミングチャート図である。

符号の説明

１０１ 検出端子兼電源端子
１０２ 検出抵抗
１０３ 抵抗分圧出力
１０４ 基準電圧
１０５ コンパレータ
１０６ コンパレータ出力
１０７ ラッチ回路
１０８ ラッチ回路出力
１０９ 出力電圧
１１０，２２４，４２６ スイッチトランジスタ
１１１ 遅延回路
１１２ 遅延回路の出力
１１３ 出力バッファ回路
１１４ ＮＯＲ型論理回路
１１５，１１６，４２８ ＮＡＮＤ型論理回路
１１７，１１８，４２７ 反転論理回路
１１９ 出力固定回路
２２０ 電源端子
２２１ 定電流インバータ回路
２２２ 容量
２２３ 定電流
２２５ 出力固定回路の出力

Claims (4)

1. 基準電圧とコンパレータと遅延回路とラッチ回路とからなる遅延付き電圧検出器において、電源投入直後の初期期間に、前記ラッチ回路の出力電圧を固定するための出力固定回路を有する遅延付き電圧検出器。
2. 前記出力固定回路が、定電流インバータ回路と容量で構成される請求項１記載の遅延付き電圧検出器。
3. 前記出力固定回路が、定電流インバータ回路と容量とスイッチトランジスタと論理回路で構成される請求項１記載の遅延付き電圧検出器。
4. 前記出力固定回路は、前記ラッチ回路の出力電圧をセット信号発生時より長く固定しリセット信号発生時より早く開放する請求項１記載の遅延付き電圧検出器。

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