JP2012068128A - 電圧検出器及び電圧検出方法 - Google Patents

Abstract

【課題】電源の投入時の誤作動を防ぐことができる電圧検出器を提供する。
【解決手段】検出端子２に印加される電圧を検出する電圧検出回路１と、電圧検出回路１に接続され、電圧検出回路１の出力信号を保持するラッチ回路３と、
検出端子２から電圧検出回路１を介してラッチ回路３から出力される信号の信号線８に接続され、所定の電圧以下の信号を遮断する回路素子とを備える。
【選択図】 図１

Description

本発明は、電圧検出器及び電圧検出方法に関するものである。

基準電圧とコンパレータと遅延回路とラッチ回路とからなる遅延付き電圧検出器において、電源投入直後の初期期間に、当該ラッチ回路の出力電圧を固定するために、定電流インバータ回路とコンデンサで構成される出力固定回路を有する遅延付き電圧検出器が知られている（特許文献１）。

特開２００６−１７６８３号公報

しかしながら、当該コンデンサを充電することにより当該出力電圧を固定するため、当該コンデンサが完全に放電する前に電源が再投入された場合には、出力電圧を固定する期間が短くなり、当該期間の経過後に検出端子の電圧が不定となり、誤作動を引き起こすという、問題があった。

本発明が解決しようとする課題は、電源の投入時の誤作動を防ぐことができる電圧検出器を提供することである。

本発明は、検出端子から電圧検出回路を介してラッチ回路から出力される信号の信号線に、所定の電圧以下の信号を遮断する回路素子を備えることによって上記課題を解決する。

本発明によれば、誤作動の原因となる電圧レベルの信号が当該回路素子により遮断されるため、誤信号によりラッチ回路が動作せず、電圧検出器の誤作動を防ぐことができる。

本発明の実施形態に係る電圧検出器のブロック図である。 図１に示す、電源からの信号、検出端子により検出される信号、出力端子により出力される信号及びラッチ回路の入力における信号の時間特性を示すグラフである。 本発明の他の実施形態に係る電圧検出器のブロック図である。 図３に示す、電源からの信号、検出端子により検出される信号及び出力端子により出力される信号の時間特性を示すグラフである。 本発明の他の実施形態に係る電圧検出器のブロック図である。 図５に示す、電源からの信号、検出端子により検出される信号、出力端子により出力される信号及びラッチ回路の出力の信号の時間特性を示すグラフである。

以下、本発明の実施形態を図面に基づいて説明する。

《第１実施形態》
図１は、発明の実施形態に係る電圧検出器のブロック図である。詳細な図示は省略するが、本例の電圧検出器は、例えば車両用のインバータ制御装置に搭載され、インバータに設けられるスイッチング素子（ＩＧＢＴ）のクロックラインの信号を検出するために用いられる。なお本例の電圧検出器は、当該インバータ制御装置以外の装置にも適用可能である。

本例の電圧検出器は、電圧検出回路１、検出端子２と、ラッチ回路３と、ツェナーダイオード４と、比較器５と、出力端子６と、電源７と、信号線８とを備える。

電圧検出回路１は、電源７を電力源として駆動する回路であり、所定の時定数をもつ遅延回路つきの検出回路である。電圧検出回路には、比較器１１と、抵抗Ｒ１２、Ｒ１３及びＲ１４と、コンデンサＣ１５及びＣ１６と、信号線８とが設けられている。抵抗Ｒ１２、Ｒ１３及びＲ１４と、コンデンサＣ１５及びＣ１６とにより、遅延回路が形成されている。抵抗Ｒ１２とコンデンサＣ１５は直列に接続されており、抵抗Ｒ１２の一端は電源７に接続され、コンデンサＣ１５の一端はアース接地されている。抵抗Ｒ１２とコンデンサＣ１５の接続点は、比較器１１の反転入力端子と検出端子２と間の信号線８に接続されている。抵抗Ｒ１３と抵抗Ｒ１４は直列に接続されており、コンデンサＣ１６は抵抗Ｒ１４と並列に接続されており、抵抗Ｒ１３の一端は電源７に接続され、抵抗Ｒ１４の一端及びコンデンサＣ１５の一端はアース接地されている。抵抗Ｒ１３と抵抗Ｒ１４との接続点及びコンデンサＣ１５の他端は比較器１１の非反転入力端子に接続されている。電源７が起動すると、コンデンサＣ１６がチャージされ、比較器１１の非反転入力端子が基準電圧となる。比較器１１は、検出端子２と信号線８を介して入力される電圧と、正極端子の基準電圧とを比較し、出力する。

検出端子２は、例えばインバータ制御装置のクロックラインと配線（図示しない）を介して電気的に接続されており、クロックラインの電圧変化を入力信号として入力する。そして、電圧検出回路１は、当該入力信号に対して、比較器１１にて基準電圧と比較し、比較結果を比較器１１より出力する。これにより、電圧検出回路１は、検出端子２の電圧の変化を検出することができる。

ラッチ回路３は、抵抗Ｒ３１及びＲ３２と、トランジスタ３３とを備えている。抵抗Ｒ３１及び抵抗Ｒ３２は直列に接続されており、抵抗Ｒ３１の一端は電源７に接続され、抵抗Ｒ３２の一端は、電圧検知回路１の出力とラッチ回路３の入力を繋ぐ信号線８に接続されている。抵抗Ｒ３１と抵抗Ｒ３２との接続点は、トランジスタ３３のゲート端子に接続されている。トランジスタ３３はＰチャネル型ＦＥＴであり、トランジスタ３３のソース端子は抵抗Ｒ３１の一端及び電源３に接続されており、トランジスタ３３のドレイン端子は比較器５の反転入力端子に接続されている。そして、信号線８と抵抗３２との接続点がラッチ回路３の入力となり、トランジスタ３３のドレイン端子からの信号線８がラッチ回路３の出力となる。ラッチ回路３は、信号線８を通して入力される、電圧検出回路の出力信号に応じて、トランジスタ３３のゲート電圧を変化させることでトランジスタ３３をオン及びオフを切り換えて、電源７からトランジスタ３３のソース−ドレイン間の電流を制御することで、信号を出力する。これにより、ラッチ回路３は、電圧検出回路３の出力信号を保持する。

ツェナーダイオード４は、電圧検出回路１の出力１８とラッチ回路３の入力３４とを接続する信号線８に接続されており、ツェナーダイオード４のアノードが比較器５の出力に接続され、ツェナーダイオード４のカソードがラッチ回路３の入力３４に接続されている。ラッチ回路３の電圧検出回路１の出力１８とラッチ回路３の入力３４との電位差がツェナー電圧（Ｖｚ）以上の電圧になった場合に、ツェナーダイオード４は導通する。ツェナー電圧（Ｖｚ）は、電源７の起動時の信号ノイズにより生じる変動電圧より高い電圧値に設定されている。

比較器５は、ラッチ回路３の出力と基準電圧とを比較して、比較結果を出力する。比較器５は、信号線８を介してラッチ回路３に接続されている。比較器５の反転端子はトランジスタ３３のドレイン端子と抵抗５１に接続され、比較器５の非反転端子は電源５２を介してアース接地されている。

出力端子６は信号線８を介して、比較器５の出力、比較器１１の出力、及び、ツェナーダイオード４のアノードに接続されている。

信号線８は、上記のとおり、検出端子２から、電圧検出回路１及びラッチ回路３、ツェナーダイオード４を通って出力端子６から出力される配線であり、検出回路２から電圧検出回路１を介してラッチ回路３から出力される信号の配線である。

次に、各回路における、信号のタイムチャートを、図２を用いて説明する。図２は、電源７からの信号、検出端子２により検出される信号、出力端子６により出力される信号及びラッチ回路３の入力３４における信号の時間特性を示すグラフである。図２において、Ｈはハイレベル（Ｈｉ）をＬはローレベル（Ｌｏ）を示している。

電源７により電源が、本例の電圧検出器に投入されると、電源７の信号電圧が徐々に上昇する（図２の時点ａを参照）。電源７が投入された後、電源７の電圧はすぐに安定せず、検出端子２の信号電圧は、電圧が確定しない低電圧領域を示している。検出端子２の前段部分に例えばプルアップ回路（図示しない）を接続し、電源７から電圧を引き出す場合に、オープンコレクタで電圧を出力させると、検出端子２の信号は、正常信号を示すローレベルの信号Ｌｏであるにもかからず、プルアップ回路の時定数の影響を受けるため、図２に示すように、誤信号（Ｓ）が出力されてしまう。そして、電圧が確定しない低電圧領域において、比較器１１は、誤信号（Ｓ）を出力する。当該誤信号（Ｓ）は、電源７の起動時の不安定状態を原因とするノイズとして信号線８を流れる信号に含まれる。そして、信号線８の信号電圧は、図２に示す、検出端子２の信号のように変動する（図２の時点ａ〜ｂを参照）。

図１に示すように、本例は、電圧検出回路１の出力１８とラッチ回路３の入力３４との間の信号線８にツェナーダイオード４を接続する。比較器１１から出力された誤信号（Ｓ）に基づく変動電圧はツェナー電圧（Ｖｚ）以下であるため、誤信号（Ｓ）はツェナーダイオード４により遮断され、ラッチ回路３の入力３４に入力されない。すなわち図２に示すように、電源７が投入された後にラッチ回路３の入力４は徐々に上昇するが、入力３４の電圧と比較器８の出力電圧との電位差がツェナー電圧（Ｖｚ）に達するまでは、入力３４によりラッチ回路３に入力される信号は無効化される。そのため、ラッチ回路３は、誤信号（Ｓ）により誤動作を生じない。

さらに電源７の電圧が上昇すると、ラッチ回路３の入力３４の電圧はツェナー電圧（Ｖｚ）より高くなる（図２の時点ｂを参照）。この時、比較器１１の出力はハイレベルになっているため、比較器１１の出力とラッチ回路３の入力３４との電位差はツェナー電圧（Ｖｚ）より小さく、ツェナーダイオード４に電流は流れない。これにより、図２に示す時点ａ〜ｂの間は、ラッチ回路３に入力される信号を無効化する無効期間となる。

そして、電源７の電圧が上限電圧で安定した時（図２の時点ｃ）に、本例の電圧検出器は、これまでの不安定な状態から正常状態となる。

正常状態において、検出端子２により電圧の異常信号が入力されると、電圧検出回路１は、比較器８をハイレベル（Ｈｉ）からローレベル（Ｌｏ）に切り換えて、信号Ｌｏを出力する。電圧検出回路１の出力とラッチ回路３の入力３４との間の電位差はツェナー電圧（Ｖｚ）より大きくなるため、ツェナーダイオード４が導通し、ラッチ回路３が動作してトランジスタ３３をオンにする。そして、ラッチ回路３は、電圧検出回路１の出力信号を保持したこと示す信号を、出力端子６により出力する。これにより、本例の電圧検出器は、電圧の異常を検出する。

図２の時点ｄで、電源７を切ると、電源７の電圧は下降し、ラッチ回路３の入力３４及び出力端子６の電圧も下降する。そして、ラッチ回路３の入力３４の電圧がツェナー電圧（Ｖｚ）より小さくなると（図２の時点ｅ）、無効期間になる。

時点ｅの経過後、電源７を再起動させると（図２の時点ｆ）、電源７の信号電圧は再び上昇し、ラッチ回路３の入力３４の電圧が上昇する。電源７の最初の起動時と同様に、再起動時にも、電源７の状態が不安定になるため、検出端子２は、誤信号（Ｓ）を検出し、当該誤信号（Ｓ）が電圧検出回路１に入力され、電圧検出回路１から出力される。しかし、ラッチ回路３の入力３４の電圧はツェナー電圧（Ｖｚ）より小さいため、信号線８を通る誤信号（Ｓ）はツェナーダイオード４により遮断される。これにより、本例の電圧検出器は、電源７の再起動時に生じる誤信号（Ｓ）を無効化させて、ラッチ回路３の誤動作を防ぐ。

そして、電源７の電圧がさらに上昇し、図２の時点ｇを経過すると、ラッチ回路３の入力３４の電圧がツェナー電圧（Ｖｚ）に達し、無効期間が終了する。さらに、電源７の電圧がさらに上昇し、図２の時点ｇを経過すると、本例の電圧検出器は正常状態となる。

上記のように本例は、検出端子２から電圧検出回路１を介してラッチ回路３から出力される信号線８にツェナーダイオード４を接続し、当該ツェナーダイオード４により所定の電圧以下の信号を遮断する。これにより、例えば電源７の起動時のノイズによって信号線８の信号の電圧が変動した場合に、ツェナーダイオード４が当該変動電圧を含む誤信号を遮断するため、ラッチ回路が誤動作することを防ぐことができる。また、電源７の最初の起動時に限らず、電源７の再起動において、信号線８の信号の電圧が変動した場合にも、ツェナーダイオード４により、当該誤信号が遮断されるため、ラッチ回路が誤動作することを防ぐことができる。

また本例は、ツェナーダイオード４を、電圧検出回路４の出力１８とラッチ回路３の入力との間の信号線８に接続する。これにより、電圧検出回路４が、電源７の起動時、及び、電源７の再起動時に生じる誤信号を検出し、ラッチ回路３に出力した場合に、ツェナーダイオード４により、誤信号がラッチ回路３に入力されないため、ラッチ回路３が動作せず、電圧検出器の誤作動を防ぐことができる。

なお本例は、信号線８を導通する信号であり、所定の電圧以下である信号を遮断するための回路素子として、ツェナーダイオード４を用いるが、トランジスタ等のスイッチング素子でもよく、例えば複数のダイオードを直列に接続することにより、ノイズを含む信号を遮断してもよい。または、必ずしもスイッチング素子である必要はなく、所定の電圧以下の信号を遮断する回路素子であってもよい。

なお、ツェナーダイオード４のツェナー電圧（Ｖｚ）について、電源７の起動時のノイズに伴う変動電圧は回路設計の段階で予め決まる。そのため、当該変動電圧を含む信号がツェナーダイオード４に入力された際に、ツェナーダイオード４のアノードとカソード間で生じる電位差よりツェナー電圧（Ｖｚ）が大きくなるように、ツェナー電圧（Ｖｚ）を設定すればよい。一方、正常状態において、電圧検出回路１が検出端子２から異常電圧を検出した場合には、電圧検出回路１から出力される、異常電圧を示す信号に対して、ツェナーダイオード４は導通する。そのため、ツェナーダイオード４において、異常電圧の信号を入力とした際に、ツェナー電圧（Ｖｚ）がアノードとカソード間で生じる電位差より小さくなるよう、ツェナー電圧（Ｖｚ）を設定すればよい。

なお、本例のツェナー電圧（Ｖｚ）が本発明の「所定の電圧」に相当する。

《第２実施形態》
図３は、発明の他の実施形態に係る電圧検出器を示すブロック図である。本例では上述した第１実施形態に対して、ツェナーダイオード４を接続する位置が異なる。これ以外の構成は上述した第１実施形態と同じであるため、その記載を適宜、援用する。

図３に示すように、電圧検知回路１には抵抗１７がさらに接続されており、抵抗Ｒ１７の一端は信号線８に接続され、抵抗Ｒ１７の他端がアース接地されている。そして、電圧検知回路１内の遅延回路は、抵抗Ｒ１２、Ｒ１３、Ｒ１４及びＲ１７と、コンデンサＣ１５及びＣ１６とにより形成されている。ツェナーダイオード４は、遅延回路内に設けられており、ツェナーダイオード４のカソードが抵抗Ｒ１２とコンデンサＣ１５の接続点に接続され、ツェナーダイオード４のアノードが抵抗Ｒ１７の一端と比較器１１の反転端子に接続されている。

次に、各回路における、信号のタイムチャートを、図４を用いて説明する。図４は、電源７からの信号、検出端子２により検出される信号及び出力端子６により出力される信号の時間特性を示すグラフである。図４において、Ｈはハイレベル（Ｈｉ）をＬはローレベル（Ｌｏ）を示している。

電源７により電源が、本例の電圧検出器に投入されると、電源７の信号電圧が徐々に上昇する（図４の時点ａを参照）。また、電源７の起動時の不安定な状態により、誤信号（Ｓ）が検出端子２に入力される。本例は、上記の通り、電圧検出回路１の遅延回路の部分であり、電圧検出回路２から出力されるまでの信号線８にツェナーダイオード４を接続する。そのため、誤信号（Ｓ）は、比較器１１に入力される前に、ツェナーダイオード４によって無効化され、電圧検出回路１は誤信号（Ｓ）による電圧変化を誤って検出しない。そして、ラッチ回路３には、誤信号（Ｓ）を含む信号が入力されないため、ラッチ回路３は誤信号（Ｓ）により誤って動作することはない。出力端子６により出力される信号は誤信号（Ｓ）の影響を受けず、電源７の電圧の上昇に伴い、上昇し続ける。

そして、図４の時点ｂで電源７の電圧は安定し、本例の電圧検出器は正常状態となる。図４の時点ｃで電源７を切ると、電源７の電圧は下降し、出力端子６により出力される信号電圧も下降する。

電源７を再起動させると（図４の時点ｄ）、電源７の信号電圧は再び上昇する。電源７の最初の起動時と同様に、再起動時にも、電源７の状態が不安定になるため、検出端子２は誤信号（Ｓ）を検出し、当該誤信号（Ｓ）が電圧検出回路１に入力される。しかし、本例は信号線８にツェナーダイオード４を接続するため、誤信号（Ｓ）はツェナーダイオード４により遮断される。

上記のように本例は、ツェナーダイオード４を電圧検出回路１の遅延回路に設ける。これにより、電源７の起動時、及び、電源７の再起動時に生じる誤信号が検出端子２により入力された場合に、電圧検出回路１の遅延回路の部分で当該誤信号が遮断され、誤信号が電圧検出回路１から出力されないため、ラッチ回路１の誤動作を防ぎ、電圧検出器の誤作動を防ぐことができる。また、図３に示すように、本例の電圧検出回路１に含まれる遅延回路は電源７から電圧をとるため、電源７の起動時又は電圧再起動時に、当該遅延回路の部分で誤信号が発生する可能性がある。本例は、遅延回路部分にツェナーダイオード４を接続するため、遅延回路の時定数に関わらず、誤信号が電圧検出回路１から出力されず、電圧検出器の誤動作を防ぐことができる。

《第３実施形態》
図５は、発明の他の実施形態に係る電圧検出器を示すブロック図である。本例では上述した第１実施形態に対して、ツェナーダイオード４を接続する位置が異なる。これ以外の構成は上述した第１実施形態と同じであるため、その記載を適宜、援用する。

図５に示すように、ツェナーダイオード４は、ラッチ回路１に設けられており、
ツェナーダイオード４のカソードがトランジスタ３４のドレイン端子に接続され、ツェナーダイオード４のアノードがラッチ回路の出力３５に接続されている。言い換えると、ツェナーダイオード４は、トランジスタ３４のドレイン端子から出力３５を結ぶ信号線８に接続されている。

次に、各回路における、信号のタイムチャートを、図６を用いて説明する。図６は、電源７からの信号、検出端子２により検出される信号、出力端子６により出力される信号及びラッチ回路３の出力３５の信号の時間特性を示すグラフである。図６において、Ｈはハイレベル（Ｈｉ）をＬはローレベル（Ｌｏ）を示している。

電源７により電源が、本例の電圧検出器に投入されると、電源７の信号電圧が徐々に上昇する（図４の時点ａを参照）。また、電源７の起動時の不安定な状態により、誤信号（Ｓ）が検出端子２に入力される。本例の電圧検出器は、電圧検出回路１にツェナーダイオード４に設けず、ラッチ回路３の入力側の信号線８にもツェナーダイオード４を設けないため、誤信号（Ｓ）がラッチ回路３に入力される可能性がある。本例では、ラッチ回路３の出力３５にツェナーダイオード４を設けるため、ラッチ回路４の出力３５の電圧がラッチ電圧（Ｖｚ）より大きくならないと、ツェナーダイオード４が導通せず、ラッチ回路１が動作しない。図６に示すように、誤信号（Ｓ）がラッチ回路３に入力される場合に、ラッチ回路３の出力３５の電圧はラッチ電圧（Ｖｚ）を越えないため、ラッチ回路３は動作しない。これにより、本例は、誤信号（Ｓ）に基づく誤動作を防ぐことができる。

そして、図６の時点ｂで電源７の電圧は安定し、本例の電圧検出器は正常状態となる。図６の時点ｃで電源７を切ると、電源７の電圧は下降し、出力端子６により出力される信号電圧も下降する。

電源７を再起動させると（図６の時点ｄ）、電源７の信号電圧は再び上昇する。電源７の最初の起動時と同様に、再起動時にも、電源７の状態が不安定になるため、検出端子２は誤信号（Ｓ）を検出し、当該誤信号（Ｓ）が電圧検出回路１に入力され、電圧検出回路１から出力される。しかし、本例はラッチ回路３の出力３５にツェナーダイオード４を接続するため、ラッチ回路３は動作しない。

上記のように本例は、ツェナーダイオード４をラッチ回路３内に設ける。これにより、電源７の起動時、及び、電源７の再起動時に生じる誤信号が検出端子２に入力された場合に、ラッチ回路３の出力部分で当該誤信号が遮断され、ラッチ回路３は動作しないため、ラッチ回路１の誤動作を防ぎ、電圧検出器の誤作動を防ぐことができる。

１…電圧検出回路
１１…比較器
Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１７…抵抗
Ｃ１５、Ｃ１６…コンデンサ
２…検出端子
３…ラッチ回路
Ｒ３１、Ｒ３２…抵抗
３３…トランジスタ
３４…入力
３５…出力
４…ツェナーダイオード
５…比較器
Ｒ５１…抵抗
５２…電源
６…出力端子
７…電源
８…信号線

Claims (8)

1. 検出端子に印加される電圧を検出する電圧検出回路と、
   前記電圧検出回路に接続され、前記電圧検出回路の出力信号を保持するラッチ回路と、
   前記検出端子から前記電圧検出回路を介して前記ラッチ回路から出力される信号の信号線に接続され、所定の電圧以下の前記信号を遮断する回路素子とを備える
   ことを特徴とする電圧検出器。
2. 前記所定の電圧は、前記信号に含まれるノイズによって変動する変動電圧より大きい電圧に設定されている
   ことを特徴とする請求項１記載の電圧検出器。
3. 前記電圧検知回路又はラッチ回路の少なくとも一方の回路を駆動させる電源電圧をさらに備え、
   前記所定の電圧は、前記電源電圧の起動時に発生する、前記信号の変動電圧より大きい電圧に設定されている
   ことを特徴とする請求項１記載の電圧検出器。
4. 前記回路素子は、ツェナーダイオードである
   ことを特徴とする請求項１〜３のいずれか一項に記載の電圧検出器。
5. 前記回路素子は、前記電圧検出回路の出力と前記ラッチ回路の入力との間に接続されている
   ことを特徴とする請求項１〜４のいずれか一項に記載の電圧検出器。
6. 前記回路素子は、前記電圧検出回路に含まれる遅延回路に設けられている
   ことを特徴とする請求項１〜４のいずれか一項に記載の電圧検出器。
7. 前記回路素子は、前記ラッチ回路内に設けらている
   ことを特徴とする請求項１〜４のいずれか一項に記載の電圧検出器。
8. 検出端子に印加される電圧を検出する工程と、
   前記電圧を検出する電圧検出回路の出力信号をラッチ回路により保持する工程と、
   前記検出端子から前記電圧検出回路を介して前記ラッチ回路から出力される信号線を流れる信号のうち、所定の電圧以下の信号を遮断する工程とを含む
   ことを特徴とする電圧検出方法。

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