JP7153791B2

JP7153791B2 - 電圧検出システム

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Publication number: JP7153791B2
Application number: JP2021514522A
Authority: JP
Inventors: チェン・ウェイロン
Original assignee: Yangtze Memory Technologies Co Ltd
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Priority date: 2018-09-21
Filing date: 2018-09-21
Publication date: 2022-10-14
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Description

本発明は、電圧検出システム、より詳細には、電圧検出システムに適用可能な柔軟な方式に関する。

電子システムでは、モジュールはそれぞれ、正常に動作するために所定の電源電圧を受け取る必要があり、また、当該電源電圧がその目標レベルに到達したかどうかを判定するために、電圧検出器が使用されている。たとえば、フラッシュコントローラを備えるＮＡＮＤフラッシュシステムでは、電源電圧が１．６Ｖに到達した場合にフラッシュコントローラの論理回路が正常に動作し得ることから、当該電源電圧が１．６Ｖに到達したかどうかを判定し、かつ当該電源電圧が１．６Ｖに到達した場合に、論理回路の機能モジュールを有効にする電圧検出器が存在してもよい。このＮＡＮＤフラッシュは、電源電圧が２．０Ｖに到達した場合に正常に動作し得ることから、当該電源電圧が２．０Ｖに到達したかどうかを判定するための電圧検出器が存在してもよい。また、このＮＡＮＤフラッシュは、電源電圧が１．８Ｖを超えた場合にソフトスタート手順を実行することができ、かつ／又は電源電圧が１．８Ｖを下回った場合にソフトシャットダウン手順を実行できることから、当該電源電圧が１．８Ｖに到達したかどうかを判定するための電圧検出器が存在してもよい。

このような状況では、ＮＡＮＤフラッシュシステムのフラッシュメモリ及びその制御回路の動作を制御するために、１．６Ｖ、１．８Ｖ、及び２．０Ｖの異なる電圧用のいくつかの電圧検出器が必要となる。これらの電圧検出器は全て、外部電圧源からＮＡＮＤフラッシュシステムに供給される電源電圧を検出する。これらの電圧検出器は常時オン状態であるため、大量の電力を消費する。したがって、従来技術を改良する必要がある。

したがって、本発明の目的は、消費電力を節約するために、第１の電圧レベルの電圧検出器が第２の電圧レベルの別の電圧検出器を制御してオフ状態にすることができる、新規な電圧検出システムを提供することである。

本発明の一実施形態では、第１の電圧検出器と、第２の電圧検出器と、を備える電圧検出システムを開示している。第１の電圧検出器は、入力電圧が第１の電圧レベルに到達したかどうかを検出するように構成されている。第１の電圧検出器に結合されている第２の電圧検出器は、入力電圧が第２の電圧レベルに到達したかどうかを検出するように構成されている。第１の電圧検出器は、第１の電圧検出器の検出結果に応じて、第２の電圧検出器の状態を制御する制御信号を出力する。

本発明のこれら及び他の目的は、様々な図及び図面において例示している好ましい実施形態に関する以下の詳細な説明を読解した後、当業者にはおそらく明らかになるであろう。

本発明の一実施形態による、電圧検出システムの概略図である。入力電圧を基準電圧と比較して、検出結果を生成する電圧検出器の概略図である。本発明の一実施形態による、パワーアップシーケンス及びパワーダウンシーケンス中の電源電圧を示した波形図である。

上述したように、ＮＡＮＤフラッシュシステムでは同じ電源電圧に対して少なくとも３台の電圧検出器を必要とし、これら３台の電圧検出器はそれぞれ、１．６Ｖ、１．８Ｖ、及び２．０Ｖを対象としている。なお、ＮＡＮＤフラッシュが正常に動作している場合、電源電圧が２．０Ｖを超え得る。このような状況では、電源電圧は１．８Ｖや１．６Ｖも同様に超えているはずである。この電源電圧が同時に２．０Ｖ、１．８Ｖ及び１．６Ｖを超えることはない。このため、２．０Ｖ検出器で当該電源電圧が２．０Ｖを上回っていることを確認した場合、本システムの電圧検出効果に影響を与えることなく、１．８Ｖ検出器と１．６Ｖ検出器とをオフ状態にすることができる。より具体的には、当該電源電圧が２．０Ｖを超えていることを検出した場合、この２．０Ｖ検出器は１．８Ｖ検出器と１．６Ｖ検出器とをオフ状態にする制御信号を送信し、次いで、さらに１．８Ｖ検出器及び１．６Ｖ検出器の出力をラッチするラッチ信号を送信することができる。当該電源電圧が２．０Ｖを下回っていることを検出した場合、２．０Ｖ検出器は１．８Ｖ検出器と１．６Ｖ検出器とをオン状態にし、次いで、さらに１．８Ｖ検出器及び１．６Ｖ検出器の出力を解放することができる。

本発明の一実施形態による、電圧検出システム１０の概略図である図１を参照されたい。図１に示すように、電圧検出システム１０は、３台の電圧検出器１０２、１０４及び１０６と、遅延回路１１０と、２つのＳＲラッチＬ１及びＬ２と、２台のインバータＩ１及びＩ２と、２つのＮＯＲゲートＮ１及びＮ２と、を備える。電圧検出器１０２～１０６は、入力電圧が異なる電圧レベルに到達したかどうかを検出するように構成されている。本実施形態では、電圧検出器１０２は２．０Ｖを対象とし、電圧検出器１０４は１．８Ｖを対象とし、また電圧検出器１０６は１．６Ｖを対象としている。これらの電圧検出器１０２～１０６のそれぞれは比較器として実装され得、この比較器は、自身の正入力端子及び負入力端子によってそれぞれ受信された２つの電圧間の比較結果に応答して、フラグ信号を出力する。

電圧検出器１０２～１０６はそれぞれ、任意の方法によって、当該入力電圧を対応するレベルと比較することができる。典型的な一実施形態では、電圧検出器の正入力端子は、抵抗ラダーを介して入力電圧に結合され、また、電圧検出器の負入力端子は、本システムのバンドギャップ基準電圧、又はこのバンドギャップ基準電圧から生成される電圧レベルなどの基準電圧を受け取る。入力電圧ＶＩＮを基準電圧ＶＲＥＦと比較して検出結果ＤＥＴを生成する、電圧検出器２０の概略図である図２を参照されたい。この抵抗ラダーは抵抗器Ｒ１及びＲ２を含み、これらＲ１及びＲ２のそれぞれを、単一の抵抗器又は複数の抵抗器の組み合わせとすることもできるが、等価抵抗を有するその他の装置から構成することもできる。電圧検出器２０では、基準電圧ＶＲＥＦに比（１＋Ｒ１／Ｒ２）を乗算したものに入力電圧ＶＩＮが等しくなると、検出結果ＤＥＴが変化し、したがって、これらの抵抗器Ｒ１及びＲ２は、入力電圧ＶＩＮがＶＲＥＦ×（１＋Ｒ１／Ｒ２）に等しい目標レベルに到達した場合に、検出結果ＤＥＴにおいて状態を変化させることができるように構成され得る。電圧検出器１０２、１０４、及び１０６に関しては、抵抗器Ｒ１及びＲ２は、ＶＲＥＦ×（１＋Ｒ１／Ｒ２）の値をそれぞれ２．０Ｖ、１．８Ｖ及び１．６Ｖに等しくするように構成されている。一実施形態では、電圧検出器１０２、１０４、及び１０６の抵抗ラダーは同様の構造を有し得、電圧検出器の正入力端子に接続されている抵抗ラダーのタップポイントは、入力電圧ＶＩＮの比較時の目標レベルを実現できるように選択されている。上記の比較方式では、電圧検出器１０２はフラグ信号ｆｌｇ＿２ｐ０を生成することができ、電圧検出器１０４はフラグ信号ｆｌｇ＿１ｐ８＿ｐｒｅを生成することができ、また、電圧検出器１０６はフラグ信号ｆｌｇ＿１ｐ６＿ｐｒｅを生成することができる。電圧検出器１０２～１０６の入力端子に入力される上記の電圧を、簡潔さを期すために図１では省略しているが、当業者であれば、電圧検出器１０２～１０６の接続方法の詳細な実施内容については、図２を参照することができる。

なお、電圧検出器１０２～１０６は、電源からの電源電圧とすることができる、同じ入力電圧を検出するように構成されている。電源電圧が同時に１．６Ｖ、１．８Ｖ及び２．０Ｖを超えることはないので、電圧検出器１０２は制御信号ｃｔｒｌ＿２ｐ０を出力して、電圧検出器１０４及び１０６の状態を制御することができ、これはすなわち、電圧検出器１０２の検出結果に応じて、電圧検出器１０４及び１０６を制御して、オン状態又はオフ状態にできることを意味する。具体的には、当該電源電圧が２．０Ｖを超えていることを電圧検出器１０２の検出結果が示している場合、１．８Ｖ及び１．６Ｖでの電圧検出の必要はなくなり、これにより、電圧検出器１０２は制御信号ｃｔｒｌ＿２ｐ０を出力して、電圧検出器１０４及び１０６をオフ状態にする。当該電源電圧が２．０Ｖ未満であることを検出結果が示している場合、１．８Ｖ及び１．６Ｖでの電圧検出が必要となり、これにより、当該電圧検出器は制御信号ｃｔｒｌ＿２ｐ０を出力して、電圧検出器１０４及び１０６をオン状態にする。本実施形態では、電圧検出器１０２は、検出結果としてフラグ信号ｆｌｇ＿２ｐ０を出力し、インバータＩ１は、フラグ信号ｆｌｇ＿２ｐ０を変換して制御信号ｃｔｒｌ＿２ｐ０を生成し、この制御信号は電圧検出器１０４及び１０６のイネーブル端子（ｅｎ）に出力されて、電圧検出器１０４及び１０６をオン状態又はオフ状態にする。なお、電圧検出器１０２のイネーブル端子（ｅｎ）は、外部イネーブル信号ｅｎ＿２ｐ０を受信している。この外部イネーブル信号ｅｎ＿２ｐ０は、本システムのバンドギャップ基準電圧がその目標電圧に到達し、その結果、電圧検出器１０２の基準電圧が用意されていることを示すことができる。

当該電源電圧が２．０Ｖを超えると、電圧検出器１０４及び１０６はオフ状態又は無効にされる。このような状況では、電圧検出器１０４及び１０６の出力信号ｆｌｇ＿１ｐ８及びｆｌｇ＿１ｐ６をラッチして、当該電源電圧が１．８Ｖ及び１．６Ｖを上回ったままであることを示す必要がある。ＳＲラッチＬ１～Ｌ２及びＮＯＲゲートＮ１～Ｎ２は、電圧検出器１０４及び１０６の出力信号ｆｌｇ＿１ｐ８及びｆｌｇ＿１ｐ６をラッチするように実装されている。具体的には、ＳＲラッチＬ１は電圧検出器１０２及び１０４に結合され、電圧検出器１０２からラッチ信号ｌａｔ＿２ｐ０を受信し、かつ電圧検出器１０４からフラグ信号ｆｌｇ＿１ｐ８＿ｐｒｅを受信することにより、電圧検出器１０４の出力信号ｆｌｇ＿１ｐ８を生成している。この出力信号ｆｌｇ＿１ｐ８を、電圧検出器１０４がオン状態のときに、電圧検出器１０４からのフラグ信号ｆｌｇ＿１ｐ８＿ｐｒｅによって指定され、電圧検出器１０４がオフ状態のときに、ラッチ信号ｌａｔ＿２ｐ０によってラッチされるフラグ信号と見なすこともできる。同様に、ＳＲラッチＬ２は電圧検出器１０２及び１０６に結合され、電圧検出器１０２からラッチ信号ｌａｔ＿２ｐ０を受信し、かつ電圧検出器１０６からフラグ信号ｆｌｇ＿１ｐ６＿ｐｒｅを受信することにより、電圧検出器１０６の出力信号ｆｌｇ＿１ｐ６を生成している。この出力信号ｆｌｇ＿１ｐ６を、電圧検出器１０６がオン状態のときに、電圧検出器１０６からのフラグ信号ｆｌｇ＿１ｐ６＿ｐｒｅによって指定され、電圧検出器１０６がオフ状態のときに、ラッチ信号ｌａｔ＿２ｐ０によってラッチされるフラグ信号と見なすこともできる。

図１に示すように、電圧検出システム１０は、インバータＩ１及びＩ２を介して電圧検出器１０２に結合されている、遅延回路１１０をさらに備える。遅延回路１１０は、フラグ信号ｆｌｇ＿２ｐ０を遅延させてラッチ信号ｌａｔ＿２ｐ０を生成し、このラッチ信号ｌａｔ＿２ｐ０は、電圧検出器１０４及び１０６がオフ状態にされたときに、出力信号ｆｌｇ＿１ｐ８及びｆｌｇ＿１ｐ６をラッチするために、ＳＲラッチＬ１及びＬ２に（それぞれ、ＮＯＲゲートＮ１及びＮ２を介して）送信される。一実施形態では、遅延回路１１０は、フラグ信号ｆｌｇ＿２ｐ０の立下りエッジで遅延を生成し、ここで、この立下りエッジは入力電圧の立下りによってトリガとされる。この立下りエッジの遅延により、電圧検出器１０４及び１０６がオン状態になる前にＳＲラッチＬ１及びＬ２が解放されるのが防止され、これにより、入力信号が２．０Ｖを超えて降下し、フラグ信号ｆｌｇ＿２ｐ０をトリガとして状態を変化させる場合に、出力信号ｆｌｇ＿１ｐ８及びｆｌｇ＿１ｐ６の潜在的なグリッチが防止される。

本発明の一実施形態による、パワーアップシーケンス及びパワーダウンシーケンス中における電源電圧ＶＣＣの波形図である、図３を参照されたい。図３に示すように、電源電圧ＶＣＣでは、期間ＰＵ１～ＰＵ４の間にパワーアップが発生し得、期間ＰＤ１～ＰＤ４の間にパワーダウンが発生し得る。電圧検出器１０２、１０４、又は１０６がそれぞれ、正入力端子に接続されている抵抗ラダーを介して電源電圧ＶＣＣを受け取っており、かつ負入力端子を介して基準電圧を受け取っていると仮定した場合、これにより、電圧検出器１０２、１０４、及び１０６のそれぞれによって出力されるフラグ信号は、電源電圧ＶＣＣが対応する目標電圧２．０Ｖ、１．８Ｖ又は１．６Ｖを超えている場合は「１」となり得、電源電圧ＶＣＣが対応する目標電圧未満である場合は「０」となり得る。なお、電源電圧ＶＣＣが上昇しているパワーアップシーケンス中に、電圧検出器１０６（１．６Ｖ用）がまず始動し、次いで電圧検出器１０４（１．８Ｖ用）が始動し、次いで電圧検出器１０２（２．０Ｖ用）が始動し、また、電源電圧が降下しているパワーダウンシーケンス中に、電圧検出器１０２（２．０Ｖ用）がまず始動し、次いで電圧検出器１０４（１．８Ｖ用）が始動し、次いで電圧検出器１０６（１．６Ｖ用）が始動する。

ＰＵ１の期間中、電源電圧ＶＣＣが１．６Ｖ未満であるため、フラグ信号ｆｌｇ＿２ｐ０は「０」となる。インバータＩ１による変換後「１」となる制御信号ｃｔｒｌ＿２ｐ０は、電圧検出器１０４及び１０６をオン状態にして、それらの電圧検出機能を有効にすることができる。これにより、電圧検出器１０４及び１０６のフラグ信号ｆｌｇ＿１ｐ８＿ｐｒｅ及びｆｌｇ＿１ｐ６＿ｐｒｅが「０」として出力される。さらに、インバータＩ１及びＩ２による変換後、ラッチ信号ｌａｔ＿２ｐ０は「０」となるため、ＮＯＲゲートＮ１は「１」を出力してＳＲラッチＬ１をリセットし、またＮＯＲゲートＮ２は「１」を出力してＳＲラッチＬ２をリセットし、これにより、出力信号ｆｌｇ＿１ｐ８及びｆｌｇ＿１ｐ６は両方とも「０」となる。

ＰＵ２の期間中、電源電圧ＶＣＣが１．６Ｖ～１．８Ｖであるため、フラグ信号ｆｌｇ＿２ｐ０は「０」のままとなる。制御信号ｃｔｒｌ＿２ｐ０が「１」のままであるため、電圧検出器１０４及び１０６の電圧検出機能は引き続き有効となる。ラッチ信号ｌａｔ＿２ｐ０が「０」のままであり、電圧検出器１０４のフラグ信号ｆｌｇ＿１ｐ８＿ｐｒｅが依然として「０」であるため、ＮＯＲゲートＮ１は「１」を出力してＳＲラッチＬ１をリセットし、これにより、出力信号ｆｌｇ＿１ｐ８は「０」となる。電圧検出器１０６のフラグ信号ｆｌｇ＿１ｐ６＿ｐｒｅが「１」となるため、ＳＲラッチＬ２のリセット端子が「０」に遷移して、ＳＲラッチＬ２の出力を解放する。したがって、このような状況では、フラグ信号ｆｌｇ＿１ｐ６＿ｐｒｅにより、ＳＲラッチＬ２が出力信号ｆｌｇ＿１ｐ６を「１」として出力するようになる。

ＰＵ３の期間中、電源電圧ＶＣＣが１．８Ｖ～２．０Ｖであるため、フラグ信号ｆｌｇ＿２ｐ０は「０」のままとなる。制御信号ｃｔｒｌ＿２ｐ０が「１」のままであるため、電圧検出器１０４及び１０６の電圧検出機能は引き続き有効となる。電圧検出器１０６のフラグ信号ｆｌｇ＿１ｐ６＿ｐｒｅ及び出力信号ｆｌｇ＿１ｐ６は「１」のままとなる。電圧検出器１０４のフラグ信号ｆｌｇ＿１ｐ８＿ｐｒｅが「１」となるため、ＳＲラッチＬ１のリセット端子が「０」に遷移して、ＳＲラッチＬ１の出力を解放する。したがって、このような状況では、フラグ信号ｆｌｇ＿１ｐ８＿ｐｒｅにより、ＳＲラッチＬ１が出力信号ｆｌｇ＿１ｐ８を「１」として出力するようになる。

ＰＵ４の期間中、電源電圧ＶＣＣが２．０Ｖを上回って上昇し、本システムの正常な動作範囲に入る。フラグ信号ｆｌｇ＿２ｐ０が「１」となり、制御信号ｃｔｒｌ＿２ｐ０はそれに応じて「０」となり、電圧検出器１０４及び１０６をオフ状態にする。さらに、ラッチ信号ｌａｔ＿２ｐ０が「１」となり、その結果、ＮＯＲゲートＮ１及びＮ２は「０」を出力して、出力信号ｆｌｇ＿１ｐ８及びｆｌｇ＿１ｐ６を「１」で強制的にラッチされるようにする。したがって、電源電圧ＶＣＣが２．０Ｖを超える正常な動作期間中、電圧検出器１０４及び１０６をオフ状態又は無効にすることで、消費電力を低減することができる。より具体的には、電圧検出器１０４及び１０６によってもたらされる消費電力の一部を除去することができる。

パワーダウンシーケンスの詳細な動作について、以下に示す。ＰＤ１の期間中、電源電圧ＶＣＣが２．０Ｖを超えており、これらの動作はＰＵ４の期間中の動作と同様になり、このために本明細書では省略している。ＰＤ２の期間中、電源電圧ＶＣＣが２．０Ｖを下回って１．８Ｖ～２．０Ｖになるため、フラグ信号ｆｌｇ＿２ｐ０は「０」となり、制御信号ｃｔｒｌ＿２ｐ０は「１」となり、電圧検出器１０４及び１０６をオン状態にする。電圧検出器１０４は、電源電圧ＶＣＣが１．８Ｖを超えていることを検出し、次いでフラグ信号ｆｌｇ＿１ｐ８＿ｐｒｅを「１」として出力し、電圧検出器１０６は、電源電圧ＶＣＣが１．６Ｖを超えていることを検出し、次いでフラグ信号ｆｌｇ＿１ｐ６＿ｐｒｅを「１」として出力する。フラグ信号ｆｌｇ＿１ｐ８＿ｐｒｅ及びｆｌｇ＿１ｐ６＿ｐｒｅが制御されることにより、出力信号ｆｌｇ＿１ｐ８及びｆｌｇ＿１ｐ６は「１」のままとなる。

なお、電源電圧ＶＣＣが２．０Ｖを超えて降下すると、フラグ信号ｆｌｇ＿２ｐ０は状態を変化させて、ＳＲラッチＬ１及びＬ２の出力信号が発信される一方で、電圧検出器１０４及び１０６が始動し、フラグ信号ｆｌｇ＿１０８＿ｐｒｅ及びｆｌｇ＿１０６＿ｐｒｅを出力して、ＳＲラッチＬ１及びＬ２を制御する。フラグ信号ｆｌｇ＿２ｐ０が状態を変化させた場合、フラグ信号ｆｌｇ＿２ｐ０を変換してＳＲラッチＬ１及びＬ２を制御し、それらの出力信号ｆｌｇ＿１ｐ８及びｆｌｇ＿１ｐ６を発信するのに要する時間は極めて短く、これはなぜなら、これらの信号が単純な論理ゲートを通過しているからである。この時点で、制御信号ｃｔｒｌ＿２ｐ０によって電圧検出器１０４及び１０６がオン状態になり、次いで電圧検出器１０４及び１０６は、ターンオン時間及び処理時間の後にフラグ信号ｆｌｇ＿１ｐ８＿ｐｒｅ及びｆｌｇ＿１ｐ６＿ｐｒｅを生成することができる。このため、遅延回路１１０はラッチ信号ｌａｔ＿２ｐ０の信号経路上に配置され、電圧検出器１０４及び１０６でフラグ信号ｆｌｇ＿１ｐ８＿ｐｒｅ及びｆｌｇ＿１ｐ６＿ｐｒｅを出力する準備ができた後、ラッチ信号ｌａｔ＿２ｐ０に状態を変化させている。これにより、出力信号ｆｌｇ＿１ｐ８及び／又はｆｌｇ＿１ｐ６でのグリッチの発生が防止される。本実施形態では、遅延回路１１０は立下りエッジの遅延を生成し、この遅延により、電源電圧ＶＣＣが降下したときに、フラグ信号ｆｌｇ＿２ｐ０が遅延して、遅延ラッチ信号ｌａｔ＿２ｐ０が生成される。

ＰＤ３の期間中、電源電圧ＶＣＣが１．８Ｖを下回って１．６Ｖ～１．８Ｖになるため、フラグ信号ｆｌｇ＿２ｐ０は「０」となる。制御信号ｃｔｒｌ＿２ｐ０が「１」のままであるため、電圧検出器１０４及び１０６の電圧検出機能は引き続き有効となる。フラグ信号ｆｌｇ＿１ｐ８＿ｐｒｅが「０」となるため、ＮＯＲゲートＮ１は「１」を出力し、出力信号ｆｌｇ＿１ｐ８は「０」にリセットされる。フラグ信号ｆｌｇ＿１ｐ６＿ｐｒｅが「１」のままであるため、出力信号ｆｌｇ＿１ｐ６も「１」のままとなる。

ＰＤ４の期間中、電源電圧ＶＣＣが１．６Ｖを下回るため、フラグ信号ｆｌｇ＿２ｐ０は「０」となる。制御信号ｃｔｒｌ＿２ｐ０が「１」のままであるため、電圧検出器１０４及び１０６の電圧検出機能は引き続き有効となる。フラグ信号ｆｌｇ＿１ｐ８＿ｐｒｅ及びｆｌｇ＿１ｐ６＿ｐｒｅが両方とも「０」であるため、ＮＯＲゲートＮ１及びＮ２はそれぞれ、ＳＲラッチＬ１及びＬ２に「１」を出力し、これにより、出力信号ｆｌｇ＿１ｐ８及びｆｌｇ＿１ｐ６は両方とも「０」となる。

なお、本発明は、複数の電圧検出器を備える電圧検出システムに適用可能な柔軟な方式を提供することを目的としており、ここでは、消費電力を節約するために、より高い電圧用の第１の電圧検出器がより低い電圧用の第２の電圧検出器を制御して、オフ状態にすることができる。当業者であれば、適宜修正及び変更を行うことができる。たとえば、図１に示す実施形態は、本発明の様々な実施形態のうちの１つである。別の実施形態では、本制御方式を他の方法で実行することができ、たとえば、電源電圧ＶＣＣが１．８Ｖを超えている場合に、電圧検出器１０６を制御してオフ状態にするように、電圧検出器１０４の出力信号ｆｌｇ＿１ｐ８を構成することができる。あるいは、電圧検出器１０２及び１０４をオン状態又はオフ状態にして、それらの電圧検出機能を適切な時間に有効若しくは無効にするように、電圧検出器１０６の出力信号ｆｌｇ＿１ｐ６を構成することができる。別の実施形態では、本システム内に２台の電圧検出器しか設けず、一方の電圧検出器の判定結果又は出力信号が、もう一方の電圧検出器を制御するように構成されている。さらなる実施形態では、柔軟な制御方式で構成されている電圧検出器を、４台以上設けることができる。なお、上記の実施形態で指定している２．０Ｖ、１．８Ｖ及び１．６Ｖなどの電圧値は、単に例示として機能することを意図しており、当業者であれば、本発明の電圧検出器に対して、他の電圧値候補も同様に使用可能であることを認識すべきである。さらに、本発明の電圧検出システムは、ＮＡＮＤフラッシュシステム又はその他の種類の電子システムにも適用可能である。

要約すると、本発明は、同じ入力電圧を検出するための少なくとも２台の電圧検出器を備える、電圧検出システムを提供する。第１の電圧検出器は、第１の電圧検出器の検出結果に応じて、第２の電圧検出器の状態を制御する制御信号を出力して、たとえば第２の電圧検出器をオン状態にしたり、オフ状態にしたりすることができる。たとえば、第１の電圧検出器は第１の電圧レベルを対象とし、第２の電圧検出器は第１の電圧レベルよりも低い第２の電圧レベルを対象とし、第１の電圧検出器は、当該入力電圧が第１の電圧レベルを超えていることを検出した場合、第１の電圧検出器は第２の電圧検出器をオフ状態にすることができ、これはなぜなら、当該入力電圧が高いレベルのままである場合、より低いレベルに関する電圧検出の必要はなくなるためである。このような状況では、第２の電圧検出器によってもたらされる消費電力を除去することができ、これにより、本電圧検出システムの全消費電力が低減する。

当業者であれば、本発明の教示内容を保持しながら、装置及び方法に関する多くの修正及び変更が可能であることに容易に気付くであろう。したがって、上記の開示は、添付の特許請求の範囲の境界及び範囲によってのみ限定されると解釈されるべきである。

Claims

外部の電子システムが動作するために受け取る電源電圧を入力電圧として、前記入力電圧が第１の電圧レベルに到達したかどうかを、前記第１の電圧レベルに対応する基準電圧と比較することで検出する第１の電圧検出器と、
前記入力電圧が第２の電圧レベルに到達したかどうかを、前記第２の電圧レベルに対応する基準電圧と比較することで検出する第２の電圧検出器と、
前記入力電圧が第３の電圧レベルに到達したかどうかを、前記第３の電圧レベルに対応する基準電圧と比較することで検出する第３の電圧検出器と、を備える電圧検出システムであって、
前記第１の電圧検出器は、前記第１の電圧検出器の検出結果に応じて、前記第２の電圧検出器の状態及び前記第３の電圧検出器の状態を制御する制御信号であって、前記検出結果が、前記入力電圧が第１の電圧レベルに到達したことを示す場合、前記第２の電圧検出器及び前記第３の電圧検出器をオフ状態にする、制御信号を前記第２の電圧検出器及び前記第３の電圧検出器に出力する、
電圧検出システム。
前記第２の電圧レベルは前記第１の電圧レベルよりも低い、
請求項１に記載の電圧検出システム。
前記第３の電圧レベルは前記第１の電圧レベルよりも低い、
請求項１に記載の電圧検出システム。
前記第１の電圧検出器は、前記入力電圧が前記第１の電圧レベル未満である場合に、前記第２の電圧検出器をオン状態にする前記制御信号を出力する、
請求項１に記載の電圧検出システム。
前記第２の電圧検出器がオン状態のときに出力した出力信号であって、前記入力電圧が第２の電圧レベルに到達したかどうかに基づく出力信号を外部に出力するためのラッチ回路を備え、
前記第１の電圧検出器は、前記入力電圧が前記第１の電圧レベルを超えている場合に、前記出力信号をそのまま維持して出力させるラッチ信号を前記ラッチ回路に出力する、
請求項１に記載の電圧検出システム。
前記ラッチ回路は、前記第１の電圧検出器から前記ラッチ信号を受信し、かつ、前記第２の電圧検出器がオン状態のときに出力した、前記入力電圧が第２の電圧レベルに到達したかどうかを示すフラグ信号を前記第２の電圧検出器から受信することにより、前記第２の電圧検出器の前記出力信号を生成する、
請求項５に記載の電圧検出システム。
前記入力電圧は、ある電源からの電源電圧である、
請求項１に記載の電圧検出システム。