KR20140131185A - 내부 회로 초기화를 보장하는 파워 업 신호 발생 장치 및 그 방법 - Google Patents

내부 회로 초기화를 보장하는 파워 업 신호 발생 장치 및 그 방법 Download PDF

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KR20140131185A
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Abstract

본 명세서는 외부 전원 전압이 미리 설정한 특정 레벨 이상이고, 복수의 내부 전원 전압이 복수의 인버터로 형성되는 래치를 통한 미리 설정된 문턱 전압 이상일 때, 래치 값을 상기 복수의 내부 전원 전압으로 천이시키고 출력 단자를 하이 레벨로 천이시킨 후, 상기 하이 레벨로 천이된 복수의 신호와 상기 외부 전원 전압에 의해 발생한 신호가 모두 하이 레벨로 천이될 때 내부 초기화 완료 신호를 하이 레벨로 천이시켜 내부 초기화를 완료하는 내부 회로 초기화를 보장하는 파워 업 신호 발생 장치 및 그 방법에 관한 것이다. 이를 위하여 본 명세서의 실시예에 따른 파워 업 신호 발생 장치는, 외부로부터 공급되는 외부 전원 전압을 감지하고, 상기 감지된 외부 전원 전압을 근거로 하이 레벨 또는 로우 레벨을 포함하는 외부 초기화 완료 신호를 발생하는 외부 전원 전압 레벨 감지부; 상기 발생한 상기 외부 초기화 완료 신호를 근거로 래치 기능을 수행하며, 상기 외부 초기화 완료 신호가 미리 설정된 특정 레벨 이상이고, 상기 내부 회로 초기화 감지부에 대응하는 내부 전원 전압이 미리 설정된 문턱 전압 이상일 때, 하이 레벨을 출력하는 내부 회로 초기화 감지부; 및 상기 외부 전원 전압 레벨 감지부로부터 발생한 상기 외부 초기화 완료 신호 및, 복수의 상기 내부 회로 초기화 감지부로부터 각각 출력된 전압 신호를 근거로 내부 초기화 완료 신호를 출력하는 초기 안정화 신호 발생부;를 포함한다.

Description

내부 회로 초기화를 보장하는 파워 업 신호 발생 장치 및 그 방법{Apparatus of generating power-up signal for stable initialize and method thereof}
본 명세서는 내부 회로 초기화를 보장하는 파워 업 신호 발생 장치 및 그 방법에 관한 것으로, 더욱 상세히는 외부 전원 전압이 미리 설정한 특정 레벨 이상이고, 복수의 내부 전원 전압이 복수의 인버터로 형성되는 래치를 통한 미리 설정된 문턱 전압 이상일 때, 래치 값을 상기 복수의 내부 전원 전압으로 천이시키고 출력 단자를 하이 레벨로 천이시킨 후, 상기 하이 레벨로 천이된 복수의 신호와 상기 외부 전원 전압에 의해 발생한 신호가 모두 하이 레벨로 천이될 때 내부 초기화 완료 신호를 하이 레벨로 천이시켜 내부 초기화를 완료하는 내부 회로 초기화를 보장하는 파워 업 신호 발생 장치 및 그 방법에 관한 것이다.
일반적으로, 반도체 소자는, 외부에서 전원이 인가되면 내부 회로 초기화를 위한 신호를 발생하여 초기 칩의 내부 상태를 이후에 들어올 수 있는 유효 명령을 수행할 수 있는 준비 상태로 만들어 놓아야 한다. 이는 외부 전원을 그대로 내부에 이용하는 반도체 소자와 외부 입력 전원을 이용하여 내부 전원 전압을 따로 구비하는 반도체 소자가 공통으로 필요한 부분이다.
이러한 반도체 소자의 내부 회로 초기화는, 외부에서 입력되는 전압 레벨이 미리 설정한 특정 레벨에 도달하기 전까지 내부 초기화를 진행하여 초기값을 내부 회로에 래치하고, 외부 입력 전압이 특정 레벨 이상으로 진입하면 내부 초기화를 종료하여 이후 입력되어질 수 있는 유효 명령을 수행할 수 있는 대기 상태로 진입하게 된다.
상기 초기화 방식으로는, 외부 전원 전압에 의한 초기화 신호를 내부 전원에 의한 신호로 바꾸어 내부 초기화 회로를 구동시키는 신호로 이용하는 방식과, 내부 전원 전압 레벨 감지부를 따로 구비하여 내부 전원이 미리 설정한 특정 레벨 이상에 도달하였을 때 미리 설정한 지연시간까지 내부 초기화를 진행하는 방식 등이 있으나, 전자의 경우 외부 전원에 의한 초기화 신호가 내부 전원이 내부 회로 초기화를 위해 충분한 전압에 도달하였는지 여부를 알 수 없어 내부 회로 초기화를 위한 신호 발생에 있어 충분한 전압 마진을 두어야 하거나 칩 제조 후 분석을 통하여 내부 회로 초기화 신호를 재조정해야 하는 문제점이 있고, 후자의 경우 내부 전원 전압이 내부 회로 초기화를 위한 충분한 전압 레벨에 진입했는가에 관한 판별은 내부 전원 전압 레벨 감지부를 통해 할 수 있으나 보통 대기 모드 전류 소모를 최소화하기 위하여 큰 크기의 저항과 트랜지스터로 구성되는 전압 레벨 감지부를 부수적으로 구비해야하는 면적상의 단점과 최근 저전력 소모와 고속 동작을 위하여 외부 전원 전압이 1.5V 이하로 규정되어 제조되는 제품군에서 내부 초기화를 가능케하느 최소 전압 레벨과 외부 명령에 따른 정상 동작을 수행해야 하는 최소 전압의 전압차가 작아짐으로 보다 정확도가 높은 내부 회로 초기화를 위한 내부 전원 전압 레벨 감지기 성능을 필요하게 되어 보다 많은 양의 대기 모드 전류 소모가 발생하는 문제점이 있다.
한국 특허 출원 번호 제10-1998-0046609호
본 명세서의 목적은, 내부 회로 초기화에 사용되는 회로부를 내부 회로 초기화 감지부에 사용하는 파워 업 신호 발생 장치 및 그 방법을 제공하는 데 있다.
본 명세서의 다른 목적은, 복수의 내부 회로 초기화 감지부의 출력 신호들과 외부 전원 전압에 의해 발생한 신호가 모두 하이 레벨로 천이될 때, 내부 초기화 완료 신호를 하이 레벨로 천이하여 내부 초기화를 완료하는 파워 업 신호 발생 장치 및 그 방법을 제공하는 데 있다.
본 명세서의 실시예에 따른 파워 업 신호 발생 장치는, 외부로부터 공급되는 외부 전원 전압을 감지하고, 상기 감지된 외부 전원 전압을 근거로 하이 레벨 또는 로우 레벨을 포함하는 외부 초기화 완료 신호를 발생하는 외부 전원 전압 레벨 감지부; 상기 발생한 상기 외부 초기화 완료 신호를 근거로 래치 기능을 수행하며, 상기 외부 초기화 완료 신호가 미리 설정된 특정 레벨 이상이고, 상기 내부 회로 초기화 감지부에 대응하는 내부 전원 전압이 미리 설정된 문턱 전압 이상일 때, 하이 레벨을 출력하는 내부 회로 초기화 감지부; 및 상기 외부 전원 전압 레벨 감지부로부터 발생한 상기 외부 초기화 완료 신호 및, 복수의 상기 내부 회로 초기화 감지부로부터 각각 출력된 전압 신호를 근거로 내부 초기화 완료 신호를 출력하는 초기 안정화 신호 발생부;를 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 외부 전원 전압 레벨 감지부는, 상기 감지된 외부 전원 전압이 미리 설정된 레벨에 도달할 때, 하이 레벨을 포함하는 상기 외부 초기화 완료 신호를 발생하고, 상기 감지된 외부 전원 전압이 상기 미리 설정된 레벨보다 작을 때, 로우 레벨을 포함하는 상기 외부 초기화 완료 신호를 발생할 수 있다.
본 명세서와 관련된 일 예로서, 상기 내부 회로 초기화 감지부는, 반도체 소자 내부에서 사용하는 복수의 내부 전원 전압에 대응하여 복수로 형성할 수 있다.
본 명세서와 관련된 일 예로서, 상기 내부 회로 초기화 감지부는, 상기 외부 초기화 완료 신호를 근거로 동작하며, 직렬 연결된 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터를 포함하는 제1 CMOS; 상기 제1 CMOS의 출력을 근거로 동작하며, 직렬 연결된 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터를 포함하는 제2 CMOS; 상기 제2 CMOS의 출력을 근거로 동작하는 래치부; 및 상기 래치부의 출력을 인버팅하는 인버터;를 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 제1 CMOS는, 상기 외부 초기화 완료 신호가 로우 레벨일 때, 상기 제1 PMOS 트랜지스터를 통해 인가된 상기 외부 전원 전압을 출력하고, 상기 제2 CMOS는, 상기 외부 전원 전압을 갖는 상기 제1 CMOS의 출력값을 근거로, 상기 제2 NMOS 트랜지스터를 통해 인가된 접지 전압을 출력하고, 상기 래치부는, 상기 접지 전압을 갖는 상기 제2 CMOS의 출력값을 근거로, 상기 접지 전압을 래치할 수 있다.
본 명세서와 관련된 일 예로서, 상기 제1 CMOS는, 상기 외부 초기화 완료 신호가 하이 레벨일 때, 상기 제1 NMOS 트랜지스터를 통해 인가된 상기 접지 전압을 출력하고, 상기 제2 CMOS는, 상기 접지 전압을 갖는 상기 제1 CMOS의 출력값을 근거로, 상기 제2 PMOS 트랜지스터를 통해 인가된 상기 내부 전원 전압을 출력하고, 상기 래치부는, 상기 내부 전원 전압을 갖는 상기 제2 CMOS의 출력값을 근거로, 상기 내부 전원 전압이 상기 미리 설정된 문턱 전압 이상일 때, 상기 래치부의 출력을 천이하고, 상기 인버터는, 상기 래치부의 출력을 인버팅하여 상기 하이 레벨을 출력할 수 있다.
본 명세서와 관련된 일 예로서, 상기 초기 안정화 신호 발생부는, 상기 외부 초기화 완료 신호 및, 상기 복수의 상기 내부 회로 초기화 감지부로부터 각각 출력된 전압 신호 모두가 하이 레벨일 때, 하이 레벨로 천이된 상기 내부 초기화 완료 신호를 출력할 수 있다.
본 명세서와 관련된 일 예로서, 상기 초기 안정화 신호 발생부는, 상기 외부 초기화 완료 신호 및, 상기 복수의 상기 내부 회로 초기화 감지부로부터 각각 출력된 전압 신호 중 적어도 하나의 신호가 로우 레벨일 때, 로우 레벨을 포함하는 상기 내부 초기화 완료 신호를 출력할 수 있다.
본 명세서의 실시예에 따른 파워 업 신호 발생 방법은, 외부 전원 전압 레벨 감지부와 복수의 내부 회로 초기화 감지부와 초기 안정화 신호 발생부를 포함하는 파워 업 신호 발생 장치의 파워 업 신호 발생 방법에 있어서, 상기 외부 전원 전압 레벨 감지부를 통해, 외부로부터 공급되는 외부 전원 전압을 감지하는 단계; 상기 외부 전원 전압 레벨 감지부를 통해, 상기 감지된 외부 전원 전압을 근거로 하이 레벨 또는 로우 레벨을 포함하는 외부 초기화 완료 신호를 발생하는 단계; 상기 내부 회로 초기화 감지부를 통해, 상기 발생한 상기 외부 초기화 완료 신호를 근거로 래치 기능을 수행하는 단계; 상기 내부 회로 초기화 감지부를 통해, 상기 외부 초기화 완료 신호가 미리 설정된 특정 레벨 이상이고, 상기 내부 회로 초기화 감지부에 대응하는 내부 전원 전압이 미리 설정된 문턱 전압 이상일 때, 하이 레벨을 출력하는 단계; 및 상기 초기 안정화 신호 발생부를 통해, 상기 외부 전원 전압 레벨 감지부로부터 발생한 상기 외부 초기화 완료 신호 및, 복수의 상기 내부 회로 초기화 감지부로부터 각각 출력된 전압 신호를 근거로 내부 초기화 완료 신호를 출력하는 단계;를 포함할 수 있다.
본 명세서의 실시예에 따른 파워 업 신호 발생 장치 및 그 방법은, 내부 회로 초기화에 사용되는 회로부를 내부 회로 초기화 감지부에 사용함으로써, 내부 초기화가 가능한 시점을 자동으로 검출하여 칩 내부 초기화 신호를 발생시켜 안정적으로 칩 초기화를 수행할 수 있다.
또한, 본 명세서의 실시예에 따른 파워 업 신호 발생 장치 및 그 방법은, 복수의 내부 회로 초기화 감지부의 출력 신호들과 외부 전원 전압에 의해 발생한 신호가 모두 하이 레벨로 천이될 때, 내부 초기화 완료 신호를 하이 레벨로 천이하여 내부 초기화를 완료함으로써, 내부 초기화를 위한 전압 레벨과 시간을 따로 고려할 필요가 없어 내부 전원 전압 구동부를 구동하는 신호의 전압 레벨을 보다 낮은 전압으로 사용할 수 있어 초기 빠른 속도의 내부 전원 전압 안정화에 기여할 수 있다.
도 1은 본 명세서의 실시예에 따른 파워 업 신호 발생 장치의 구성을 나타낸 블록도이다.
도 2는 본 명세서의 실시예에 따른 내부 회로 초기화 감지부의 구성을 나타낸 도이다.
도 3은 본 명세서의 실시예에 따른 초기 안정화 신호 발생부의 구성을 나타낸 도이다.
도 4는 본 명세서의 실시예에 따른 시간 대 전압 영역의 타이밍 도이다.
도 5는 본 명세서의 일 실시예에 따른 내부 회로 초기화를 보장하는 파워 업 신호 발생 방법을 나타낸 흐름도이다.
본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 발명의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 발명에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계를 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 발명의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 발명의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
도 1은 본 명세서의 실시예에 따른 파워 업 신호 발생 장치(10)의 구성을 나타낸 블록도이다.
도 1에 도시한 바와 같이, 파워 업 신호 발생 장치(10)는, 외부 전원 전압 레벨 감지부(100), 복수의 내부 회로 초기화 감지부(200) 및, 초기 안정화 신호 발생부(300)로 구성된다. 도 1에 도시된 파워 업 신호 발생 장치(10)의 구성 요소 모두가 필수 구성 요소인 것은 아니며, 도 1에 도시된 구성 요소보다 많은 구성 요소에 의해 파워 업 신호 발생 장치(10)가 구현될 수도 있고, 그보다 적은 구성 요소에 의해서도 파워 업 신호 발생 장치(10)가 구현될 수도 있다.
상기 외부 전원 전압 레벨 감지부(100)는, 외부로부터 공급(또는, 전달/입력)되는 외부 전원 전압(예를 들어, VEXT)을 감지한다.
또한, 상기 외부 전원 전압 레벨 감지부(100)는, 상기 감지된 외부 전원 전압(VEXT)을 근거로 하이 레벨(high level : '1') 또는 로우 레벨(low level : '0')을 포함하는 외부 초기화 완료 신호(예를 들어, PUP_EXT)를 발생(또는, 생성)한다.
즉, 상기 외부 전원 전압 레벨 감지부(100)는, 상기 감지된 외부 전원 전압이 미리 설정한 레벨에 도달하는 경우(또는, 상기 미리 설정한 레벨 이상인 경우), 상기 하이 레벨을 포함하는 상기 외부 초기화 완료 신호(PUP_EXT)를 발생한다.
또한, 상기 외부 전원 전압 레벨 감지부(100)는, 상기 감지된 외부 전원 전압이 상기 미리 설정된 레벨보다 작은 경우, 상기 로우 레벨을 포함하는 상기 외부 초기화 완료 신호(PUP_EXT)를 발생한다.
또한, 상기 외부 전원 전압 레벨 감지부(100)는, 상기 발생한 외부 초기화 완료 신호(PUP_EXT)를 복수의 상기 내부 회로 초기화 감지부(200) 및 상기 초기 안정화 신호 발생부(300)에 각각 전달(또는, 출력)한다.
상기 내부 회로 초기화 감지부(200)는, 반도체 소자(미도시) 내부에서 사용하는 복수의 내부 전원 전압에 대응하여 복수로 형성한다.
또한, 상기 내부 회로 초기화 감지부(200)는, 상기 외부 전원 전압 레벨 감지부(100)로부터 발생한 상기 외부 초기화 완료 신호(PUP_EXT)를 근거로 래치 기능을 수행한다.
또한, 상기 내부 회로 초기화 감지부(200)는, 상기 외부 초기화 완료 신호(PUP_EXT)가 미리 설정된 특정 레벨 이상이고, 상기 내부 전원 전압이 미리 설정된 문턱 전압(threshold voltage) 이상일 때, 해당 내부 전원 전압에 대응하는 하이 레벨을 출력한다.
또한, 상기 내부 회로 초기화 감지부(200)는, 도 2에 도시한 바와 같이, 제1 CMOS(210), 제2 CMOS(220), 래치부(230) 및, 인버터(240)로 구성된다. 도 2에 도시된 내부 회로 초기화 감지부(200)의 구성 요소 모두가 필수 구성 요소인 것은 아니며, 도 2에 도시된 구성 요소보다 많은 구성 요소에 의해 내부 회로 초기화 감지부(200)가 구현될 수도 있고, 그보다 적은 구성 요소에 의해서도 내부 회로 초기화 감지부(200)가 구현될 수도 있다.
상기 제1 CMOS(210)는, 직렬 연결된 제1 PMOS 트랜지스터(예를 들어, MP1)와 제1 NMOS 트랜지스터(예를 들어, MN1)로 구성한다.
또한, 상기 제1 CMOS(210)는, 상기 외부 전원 전압 레벨 감지부(100)로부터 발생한 상기 외부 초기화 완료 신호(PUP_EXT)를 근거로 접지 전압(예를 들어, VSS) 또는 상기 외부 전원 전압(VEXT)을 출력한다.
상기 제2 CMOS(210)는, 직렬 연결된 제2 PMOS 트랜지스터(예를 들어, MP2)와 제2 NMOS 트랜지스터(예를 들어, MN2)로 구성한다.
또한, 상기 제2 CMOS(210)는, 상기 제1 CMOS(210)의 출력 전압을 근거로 상기 접지 전압(VSS) 또는 내부 전원 전압(예를 들어, VINT)을 출력한다.
상기 래치부(230)는, 병렬 연결되는 제1 인버터(INV0)와 제2 인버터(INV1)로 구성한다. 이때, 상기 제1 인버터(INV0)의 출력은, 상기 제2 인버터(INV1)의 입력이 되고, 상기 제2 인버터(INV1)의 출력은, 상기 제1 인버터(INV0)의 입력이 된다.
상기 본 명세서의 실시예에서는, 상기 래치부(230)의 구성을 복수의 인버터로 구성하고 있으나, 이에 한정되는 것은 아니며, 다양한 종류의 래치 회로로 상기 래치부(230)를 구성할 수도 있다.
상기 인버터(240)는, 상기 래치부(230)의 출력 신호를 천이(transition)한다.
이와 같이, 상기 내부 회로 초기화 감지부(200)는, 칩 내부에 사용하는 내부 회로 초기화부의 구성 사용을 통해 내부 초기화가 가능한 시점을 자동을 검출할 수 있다.
또한, 상기 내부 회로 초기화 감지부(200)의 동작 원리는, 상기 도 2를 참조하여 설명하면 다음과 같다.
즉, 상기 외부 전원 전압(VEXT)을 감지하여 상기 미리 설정된 특정 레벨 이상에서 활성화되는 상기 외부 초기화 완료 신호(PUP_EXT)가 로우 레벨일 때, 상기 제1 PMOS 트랜지스터(MP1)가 온되고 상기 제1 NMOS 트랜지스터(MN1)는 오프되어, 상기 제1 CMOS(210)의 출력(또는, 노드0(node0))은, 상기 제1 PMOS 트랜지스터(MP1)를 통해 인가된 상기 외부 전원 전압(VEXT)을 갖는다.
또한, 상기 외부 전원 전압(VEXT)을 갖는 상기 제1 CMOS(210)의 출력은, 상기 제2 PMOS 트랜지스터(MP2)를 오프시키고 상기 제2 NMOS 트랜지스터(MN2)를 온시켜, 상기 제2 CMOS(220)의 출력(또는, 노드1(node1))은, 상기 제2 NMOS 트랜지스터(MN2)를 통해 인가된 접지 전압(VSS)을 갖는다.
또한, 상기 접지 전압(VSS)을 갖는 상기 제2 CMOS(220)의 출력은, 상기 복수의 인버터(INV0, INV1)를 포함하는 상기 래치부(230)에 의해 해당 값을 래치한다.
이후, 상기 외부 전원 전압(VEXT)이 상기 미리 설정된 특정 레벨 이상이 되면, 상기 외부 초기화 완료 신호(PUP_EXT)가 하이 레벨로 천이되고, 상기 제1 PMOS 트랜지스터(MP1)가 오프되고 상기 제1 NMOS 트랜지스터(MN1)는 온되어, 상기 제1 CMOS(210)의 출력(또는, 노드0)은, 상기 제1 NMOS 트랜지스터(MN1)를 통해 인가된 상기 접지 전압(VSS)을 갖는다.
또한, 상기 접지 전압(VSS)을 갖는 상기 제1 CMOS(210)의 출력은, 상기 제2 PMOS 트랜지스터(MP2)를 온시키고 상기 제2 NMOS 트랜지스터(MN2)를 오프시켜, 상기 제2 CMOS(220)의 출력(또는, 노드1)은, 상기 제2 PMOS 트랜지스터(MP2)를 통해 인가된 상기 내부 전원 전압(VINT)을 갖는다.
또한, 상기 내부 전원 전압(VINT)을 갖는 상기 제2 CMOS(220)의 출력(또는, 노드1)이, 상기 래치부(230)에 의한 래치를 이길 수 있을 때 즉, 상기 제2 CMOS(220)의 출력(또는, 노드1)인 상기 내부 전원 전압(VINT)이, 상기 미리 설정된 문턱 전압 이상일 때, 상기 제2 CMOS(220)의 출력(또는, 노드1)의 래치 값(또는, 상기 래치부(230)에 의해 래치되던 전압(VSS)을 상기 내부 전원 전압(VINT)으로 천이시킨다.
따라서, 상기 내부 회로 초기화 감지부(200)의 출력은, 상기 인버터(240)를 통해 상기 내부 전원 전압(VINT)으로 천이된 상기 래치부(230)의 출력이 천이되어, 하이 레벨에 대응하는 상기 내부 전원 전압(VINT)을 출력한다.
또한, 상기 본 명세서의 실시예에서는, 상기 내부 회로 초기화 감지부(200)의 내부 전원 전압으로 임의의 내부 전원 전압(VINT)을 예로 들어 설명하고 있으나, 이에 한정되는 것은 아니며, 복수의(또는, 하나 이상의) 내부 전원 전압이 사용될 수 있으며, 상기 복수의 내부 전원 전압에 대응하여 각각의 상기 내부 회로 초기화 감지부(200)를 구성한다.
상기 초기 안정화 신호 발생부(300)는, 상기 외부 전원 전압 레벨 감지부(100)로부터 발생한 상기 외부 초기화 완료 신호(PUP_EXT) 및, 복수의 상기 내부 회로 초기화 감지부(200)로부터 각각 출력된 전압 신호를 근거로 내부 초기화 완료 신호(PUP_INT)를 출력한다.
즉, 상기 초기 안정화 신호 발생부(300)는, 상기 외부 초기화 완료 신호(PUP_EXT)가 상기 미리 설정한 레벨에 도달하여 하이 레벨을 포함하고, 상기 복수의 상기 내부 회로 초기화 감지부(200)와 각각 관련되는 복수의 내부 전원 전압이 각각 미리 설정된 문턱 전압 이상으로 상기 복수의 상기 내부 회로 초기화 감지부(200)로부터 각각 출력된 전압 신호가 각각의 내부 전원 전압에 대응하는 하이 레벨을 포함할 때, 하이 레벨로 천이된 상기 내부 초기화 완료 신호(PUP_INT)를 출력한다.
또한, 상기 초기 안정화 신호 발생부(300)는, 상기 외부 초기화 완료 신호(PUP_EXT) 및, 상기 복수의 상기 내부 회로 초기화 감지부(200)로부터 각각 출력된 전압 신호 중 적어도 하나의 신호가 로우 레벨일 때, 로우 레벨을 포함하는 상기 내부 초기화 완료 신호(PUP_INT)를 출력한다.
예를 들어, 상기 초기 안정화 신호 발생부(300)는, 도 3에 도시한 바와 같이, 상기 복수의 내부 회로 초기화 감지부(200) 중 일부에 해당하는 첫번째 복수의 내부 회로 초기화 감지부(200)의 출력 신호(예를 들어, SET<0>, SET<1> 및, SET<2>)를 NAND 연산하는 제1 NAND 게이트와, 상기 복수의 내부 회로 초기화 감지부(200) 중 다른 일부에 해당하는 n번째 복수의 내부 회로 초기화 감지부(200)의 출력 신호(예를 들어, SET<n-2>, SET<n-1> 및, SET<n>)를 NAND 연산하는 제n NAND 게이트와, 상기 외부 초기화 완료 신호(PUP_EXT)와 상기 제1 NAND 게이트의 출력 신호의 반전 신호와 상기 제n NAND 게이트의 출력 신호의 반전 신호를 NAND 연산하는 제M NAND 게이트와, 상기 제M NAND 게이트의 출력 신호를 인버팅하는 인버터로 구성한다.
이와 같이, 상기 초기 안정화 신호 발생부(300)는, 복수의 상기 내부 회로 초기화 감지부(200)의 하이 레벨로 천이된 출력(또는, 출력 신호)들과 상기 외부 전원 전압(VEXT)에 의해 발생한 상기 외부 초기화 완료 신호(PUP_EXT)가 모두 하이 레벨로 천이될 때, 상기 내부 초기화 완료 신호(PUP_INT)를 하이 레벨로 천이시켜 내부 초기화를 완료시킨다.
또한, 상기 파워 업 신호 발생 장치(10)는, 도 4에 도시한 바와 같이, 상기 외부 초기화 완료 신호(PUP_EXT)가 상기 미리 설정된 특정 레벨(또는, 목표 레벨)에 도달한 이후, 상기 복수의 내부 회로 초기화 감지부(200) 및 상기 초기 안정화 신호 발생부(300)의 동작으로 상기 내부 초기화 완료 신호(PUP_INT)를 발생한다. 여기서, 상기 시간(T0)은, 상기 외부 초기화 완료 신호(PUP_EXT)가 하이 레벨로 천이된 후 칩 내부의 초기화를 위한 회로부들이 정상적으로 초기화를 완료할 수 있을 때, 상기 내부 초기화 완료 신호(PUP_INT)를 하이 레벨로 천이시키는 것을 나타낸다. 또한, 상기 도 4는, 상기 외부 초기화 완료 신호(PUP_EXT)와 상기 내부 초기화 완료 신호(PUP_INT)가 로우 레벨일 때, 칩 내부를 초기화하는 형태의 파워 업 사용 방식을 나타내며, 해당 신호들(PUP_EXT, PUP_INT)이 하이 레벨일 때 칩 내부를 초기화하는 형태의 파워 업 사용 방식에서도 동일하게 적용할 수 있다.
이와 같이, 내부 회로 초기화에 사용되는 회로부를 내부 회로 초기화 감지부에 사용할 수 있다.
또한, 이와 같이, 복수의 내부 회로 초기화 감지부의 출력 신호들과 외부 전원 전압에 의해 발생한 신호가 모두 하이 레벨로 천이될 때, 내부 초기화 완료 신호를 하이 레벨로 천이하여 내부 초기화를 완료할 수 있다.
이하에서는, 본 명세서에 따른 내부 회로 초기화를 보장하는 파워 업 신호 발생 방법을 도 1 내지 도 5를 참조하여 상세히 설명한다.
도 5는 본 명세서의 일 실시예에 따른 내부 회로 초기화를 보장하는 파워 업 신호 발생 방법을 나타낸 흐름도이다.
먼저, 외부 전원 전압 레벨 감지부(100)는, 외부로부터 공급(또는, 전달/입력)되는 외부 전원 전압(VEXT)을 감지한다.
또한, 상기 외부 전원 전압 레벨 감지부(100)는, 상기 감지된 외부 전원 전압을 근거로 하이 레벨 또는 로우 레벨을 포함하는 외부 초기화 완료 신호(PUP_EXT)를 발생(또는, 생성)한다.
즉, 상기 외부 전원 전압 레벨 감지부(100)는, 상기 감지된 외부 전원 전압이 미리 설정한 레벨에 도달하는 경우(또는, 상기 미리 설정한 레벨 이상인 경우), 상기 하이 레벨을 포함하는 상기 외부 초기화 완료 신호(PUP_EXT)를 발생한다.
또한, 상기 외부 전원 전압 레벨 감지부(100)는, 상기 감지된 외부 전원 전압이 상기 미리 설정된 레벨보다 작은 경우, 상기 로우 레벨을 포함하는 상기 외부 초기화 완료 신호(PUP_EXT)를 발생한다(S510).
이후, 내부 회로 초기화 감지부(200)에 포함된 제1 CMOS(210)는, 상기 외부 전원 전압 레벨 감지부(110)로부터 발생한 상기 외부 초기화 완료 신호(PUP_EXT)를 근거로 접지 전압(VSS) 또는 상기 외부 전원 전압(VEXT)을 출력한다.
일 예로, 상기 제1 CMOS(210)는, 도 3에 도시한 바와 같이, 상기 외부 초기화 완료 신호(PUP_EXT)가 로우 레벨일 때, 제1 PMOS 트랜지스터(MP1)는 온되고 제1 NMOS 트랜지스터(MN1)는 오프되어, 상기 제1 PMOS 트랜지스터(MP1)를 통해 인가된 상기 외부 전원 전압(VEXT)을 상기 제1 CMOS(210)의 출력(또는, 노드0 지점의 값)으로 출력한다.
다른 일 예로, 상기 제1 CMOS(210)는, 상기 도 3에 도시한 바와 같이, 상기 외부 초기화 완료 신호(PUP_EXT)가 하이 레벨일 때, 상기 제1 PMOS 트랜지스터(MP1)는 오프되고 상기 제1 NMOS 트랜지스터(MN1)는 온되어, 상기 제1 NMOS 트랜지스터(MN1)를 통해 인가된 상기 접지 전압(VSS)을 상기 제1 CMOS(210)의 출력(또는, 상기 노드0 지점의 값)으로 출력한다(S520).
이후, 상기 내부 회로 초기화 감지부(200)에 포함된 제2 CMOS(220)는, 상기 제1 CMOS(210)의 출력 전압을 근거로 상기 접지 전압(VSS) 또는 내부 전원 전압(VINT)을 출력한다.
일 예로, 상기 제2 CMOS(220)는, 상기 도 3에 도시한 바와 같이, 상기 제1 CMOS(210)의 출력 전압이 상기 외부 전원 전압(VEXT)일 때, 제2 PMOS 트랜지스터(MP2)는 오프되고 제2 NMOS 트랜지스터(MN2)는 온되어, 상기 제2 NMOS 트랜지스터(MN2)를 통해 인가된 상기 접지 전압(VSS)을 상기 제2 CMOS(220)의 출력(또는, 노드1 지점의 값)으로 출력한다.
다른 일 예로, 상기 제2 CMOS(220)는, 상기 도 3에 도시한 바와 같이, 상기 제1 CMOS(210)의 출력 전압이 상기 접지 전압(VSS)일 때, 상기 제2 PMOS 트랜지스터(MP2)는 온되고 상기 제2 NMOS 트랜지스터(MN2)는 오프되어, 상기 제2 PMOS 트랜지스터(MP2)를 통해 인가된 상기 내부 전원 전압(VINT)을 상기 제2 CMOS(220)의 출력(또는, 상기 노드1 지점의 값)으로 출력한다(S530).
이후, 상기 내부 회로 초기화 감지부(200)에 포함된 래치부(230)는, 상기 제2 CMOS(220)의 출력 전압을 래치한다.
일 예로, 상기 래치부(230)는, 상기 도 3에 도시한 바와 같이, 상기 제2 CMOS(220)의 출력 전압이 상기 접지 전압(VSS)일 때, 상기 접지 전압(VSS)을 래치한다.
다른 일 예로, 상기 래치부(230)는, 상기 도 3에 도시한 바와 같이, 상기 제2 CMOS(220)의 출력 전압이 상기 내부 전원 전압(VINT)일 때, 상기 내부 전원 전압(VINT)이 미리 설정된 문턱 전압 이상이면 상기 노드1의 래치(VSS)를 상기 내부 전원 전압(VINT)으로 천이시킨다(S540).
이후, 상기 내부 회로 초기화 감지부(200)에 포함된 인버터(240)는, 상기 래치부(230)의 출력 전압을 천이(또는, 인버터)한다.
일 예로, 상기 인버터(240)는, 상기 도 3에 도시한 바와 같이, 상기 노드1의 래치(VSS)에 대응하는 상기 접지 전압(VSS)을 출력한다.
다른 일 예로, 상기 인버터(240)는, 상기 도 3에 도시한 바와 같이, 상기 내부 전원 전압(VINT)이 미리 설정된 문턱 전압 이상으로 상기 노드1의 래치(VSS)가 상기 내부 전원 전압(VINT)으로 천이될 때, 상기 노드1의 래치(VINT)에 대응하는 상기 내부 전원 전압(VINT)을 출력한다(S550).
이후, 초기 안정화 신호 발생부(300)는, 상기 외부 전원 전압 레벨 감지부(100)로부터 발생한 상기 외부 초기화 완료 신호(PUP_EXT) 및, 복수의 상기 내부 회로 초기화 감지부(200)로부터 각각 출력된 전압 신호를 근거로 내부 초기화 완료 신호(PUP_INT)를 출력한다.
일 예로, 상기 초기 안정화 신호 발생부(300)는, 상기 외부 초기화 완료 신호(PUP_EXT) 및, 상기 복수의 상기 내부 회로 초기화 감지부(200)로부터 각각 출력된 전압 신호 모두가 하이 레벨일 때, 하이 레벨로 천이된 상기 내부 초기화 완료 신호(PUP_INT)를 출력한다.
즉, 상기 초기 안정화 신호 발생부(300)는, 상기 외부 초기화 완료 신호(PUP_EXT)가 상기 미리 설정한 레벨에 도달하여 하이 레벨을 포함하고, 상기 복수의 상기 내부 회로 초기화 감지부(200)와 각각 관련되는 복수의 내부 전원 전압이 각각 미리 설정된 문턱 전압 이상으로 상기 복수의 상기 내부 회로 초기화 감지부(200)로부터 각각 출력된 전압 신호가 각각의 내부 전원 전압에 대응하는 하이 레벨을 포함할 때, 하이 레벨로 천이된 상기 내부 초기화 완료 신호(PUP_INT)를 출력한다.
다른 일 예로, 상기 초기 안정화 신호 발생부(300)는, 상기 외부 초기화 완료 신호(PUP_EXT) 및, 상기 복수의 상기 내부 회로 초기화 감지부(200)로부터 각각 출력된 전압 신호 중 적어도 하나의 신호가 로우 레벨일 때, 로우 레벨을 포함하는 상기 내부 초기화 완료 신호(PUP_INT)를 출력한다(S560).
본 명세서의 실시예는 앞서 설명한 바와 같이, 내부 회로 초기화에 사용되는 회로부를 내부 회로 초기화 감지부에 사용하여, 내부 초기화가 가능한 시점을 자동으로 검출하여 칩 내부 초기화 신호를 발생시켜 안정적으로 칩 초기화를 수행할 수 있다.
또한, 본 명세서의 실시예는 앞서 설명한 바와 같이, 복수의 내부 회로 초기화 감지부의 출력 신호들과 외부 전원 전압에 의해 발생한 신호가 모두 하이 레벨로 천이될 때, 내부 초기화 완료 신호를 하이 레벨로 천이하여 내부 초기화를 완료하여, 내부 초기화를 위한 전압 레벨과 시간을 따로 고려할 필요가 없어 내부 전원 전압 구동부를 구동하는 신호의 전압 레벨을 보다 낮은 전압으로 사용할 수 있어 초기 빠른 속도의 내부 전원 전압 안정화에 기여할 수 있다.
전술한 내용은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 파워 업 신호 발생 장치 100: 외부 전원 전압 레벨 감지부
200: 내부 회로 초기화 감지부 300: 초기 안정화 신호 발생부
210: 제1 CMOS 220: 제2 CMOS
230: 래치부 240: 인버터

Claims (15)

  1. 외부로부터 공급되는 외부 전원 전압을 감지하고, 상기 감지된 외부 전원 전압을 근거로 하이 레벨 또는 로우 레벨을 포함하는 외부 초기화 완료 신호를 발생하는 외부 전원 전압 레벨 감지부;
    상기 발생한 상기 외부 초기화 완료 신호를 근거로 래치 기능을 수행하며, 상기 외부 초기화 완료 신호가 미리 설정된 특정 레벨 이상이고, 상기 내부 회로 초기화 감지부에 대응하는 내부 전원 전압이 미리 설정된 문턱 전압 이상일 때, 하이 레벨을 출력하는 내부 회로 초기화 감지부; 및
    상기 외부 전원 전압 레벨 감지부로부터 발생한 상기 외부 초기화 완료 신호 및, 복수의 상기 내부 회로 초기화 감지부로부터 각각 출력된 전압 신호를 근거로 내부 초기화 완료 신호를 출력하는 초기 안정화 신호 발생부;를 포함하는 것을 특징으로 하는 파워 업 신호 발생 장치.
  2. 청구항 1에 있어서,
    상기 외부 전원 전압 레벨 감지부는,
    상기 감지된 외부 전원 전압이 미리 설정된 레벨에 도달할 때, 하이 레벨을 포함하는 상기 외부 초기화 완료 신호를 발생하고,
    상기 감지된 외부 전원 전압이 상기 미리 설정된 레벨보다 작을 때, 로우 레벨을 포함하는 상기 외부 초기화 완료 신호를 발생하는 것을 특징으로 하는 파워 업 신호 발생 장치.
  3. 청구항 1에 있어서,
    상기 내부 회로 초기화 감지부는,
    반도체 소자 내부에서 사용하는 복수의 내부 전원 전압에 대응하여 복수로 형성하는 것을 특징으로 하는 파워 업 신호 발생 장치.
  4. 청구항 1에 있어서,
    상기 내부 회로 초기화 감지부는,
    상기 외부 초기화 완료 신호를 근거로 동작하며, 직렬 연결된 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터를 포함하는 제1 CMOS;
    상기 제1 CMOS의 출력을 근거로 동작하며, 직렬 연결된 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터를 포함하는 제2 CMOS;
    상기 제2 CMOS의 출력을 근거로 동작하는 래치부; 및
    상기 래치부의 출력을 인버팅하는 인버터;를 포함하는 것을 특징으로 하는 파워 업 신호 발생 장치.
  5. 청구항 4에 있어서,
    상기 제1 CMOS는, 상기 외부 초기화 완료 신호가 로우 레벨일 때, 상기 제1 PMOS 트랜지스터를 통해 인가된 상기 외부 전원 전압을 출력하고,
    상기 제2 CMOS는, 상기 외부 전원 전압을 갖는 상기 제1 CMOS의 출력값을 근거로, 상기 제2 NMOS 트랜지스터를 통해 인가된 접지 전압을 출력하고,
    상기 래치부는, 상기 접지 전압을 갖는 상기 제2 CMOS의 출력값을 근거로, 상기 접지 전압을 래치하는 것을 특징으로 하는 파워 업 신호 발생 장치.
  6. 청구항 5에 있어서,
    상기 제1 CMOS는, 상기 외부 초기화 완료 신호가 하이 레벨일 때, 상기 제1 NMOS 트랜지스터를 통해 인가된 상기 접지 전압을 출력하고,
    상기 제2 CMOS는, 상기 접지 전압을 갖는 상기 제1 CMOS의 출력값을 근거로, 상기 제2 PMOS 트랜지스터를 통해 인가된 상기 내부 전원 전압을 출력하고,
    상기 래치부는, 상기 내부 전원 전압을 갖는 상기 제2 CMOS의 출력값을 근거로, 상기 내부 전원 전압이 상기 미리 설정된 문턱 전압 이상일 때, 상기 래치부의 출력을 천이하고,
    상기 인버터는, 상기 래치부의 출력을 인버팅하여 상기 하이 레벨을 출력하는 것을 특징으로 하는 파워 업 신호 발생 장치.
  7. 청구항 1에 있어서,
    상기 초기 안정화 신호 발생부는,
    상기 외부 초기화 완료 신호 및, 상기 복수의 상기 내부 회로 초기화 감지부로부터 각각 출력된 전압 신호 모두가 하이 레벨일 때, 하이 레벨로 천이된 상기 내부 초기화 완료 신호를 출력하는 것을 특징으로 하는 파워 업 신호 발생 장치.
  8. 청구항 1에 있어서,
    상기 초기 안정화 신호 발생부는,
    상기 외부 초기화 완료 신호 및, 상기 복수의 상기 내부 회로 초기화 감지부로부터 각각 출력된 전압 신호 중 적어도 하나의 신호가 로우 레벨일 때, 로우 레벨을 포함하는 상기 내부 초기화 완료 신호를 출력하는 것을 특징으로 하는 파워 업 신호 발생 장치.
  9. 외부 전원 전압 레벨 감지부와 복수의 내부 회로 초기화 감지부와 초기 안정화 신호 발생부를 포함하는 파워 업 신호 발생 장치의 파워 업 신호 발생 방법에 있어서,
    상기 외부 전원 전압 레벨 감지부를 통해, 외부로부터 공급되는 외부 전원 전압을 감지하는 단계;
    상기 외부 전원 전압 레벨 감지부를 통해, 상기 감지된 외부 전원 전압을 근거로 하이 레벨 또는 로우 레벨을 포함하는 외부 초기화 완료 신호를 발생하는 단계;
    상기 내부 회로 초기화 감지부를 통해, 상기 발생한 상기 외부 초기화 완료 신호를 근거로 래치 기능을 수행하는 단계;
    상기 내부 회로 초기화 감지부를 통해, 상기 외부 초기화 완료 신호가 미리 설정된 특정 레벨 이상이고, 상기 내부 회로 초기화 감지부에 대응하는 내부 전원 전압이 미리 설정된 문턱 전압 이상일 때, 하이 레벨을 출력하는 단계; 및
    상기 초기 안정화 신호 발생부를 통해, 상기 외부 전원 전압 레벨 감지부로부터 발생한 상기 외부 초기화 완료 신호 및, 복수의 상기 내부 회로 초기화 감지부로부터 각각 출력된 전압 신호를 근거로 내부 초기화 완료 신호를 출력하는 단계;를 포함하는 것을 특징으로 하는 파워 업 신호 발생 방법.
  10. 청구항 9에 있어서,
    상기 외부 초기화 완료 신호를 발생하는 단계는,
    상기 감지된 외부 전원 전압이 미리 설정된 레벨에 도달할 때, 하이 레벨을 포함하는 상기 외부 초기화 완료 신호를 발생하고,
    상기 감지된 외부 전원 전압이 상기 미리 설정된 레벨보다 작을 때, 로우 레벨을 포함하는 상기 외부 초기화 완료 신호를 발생하는 것을 특징으로 하는 파워 업 신호 발생 방법.
  11. 청구항 9에 있어서,
    상기 내부 회로 초기화 감지부는,
    상기 외부 초기화 완료 신호를 근거로 동작하며, 직렬 연결된 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터를 포함하는 제1 CMOS;
    상기 제1 CMOS의 출력을 근거로 동작하며, 직렬 연결된 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터를 포함하는 제2 CMOS;
    상기 제2 CMOS의 출력을 근거로 동작하는 래치부; 및
    상기 래치부의 출력을 인버팅하는 인버터;를 포함하는 것을 특징으로 하는 파워 업 신호 발생 방법.
  12. 청구항 11에 있어서,
    상기 래치 기능을 수행하는 단계는,
    상기 외부 초기화 완료 신호가 로우 레벨일 때, 상기 제1 PMOS 트랜지스터를 통해 인가된 상기 외부 전원 전압을 상기 제1 CMOS의 출력값으로 출력하는 과정;
    상기 외부 전원 전압을 갖는 상기 제1 CMOS의 출력값을 근거로, 상기 제2 NMOS 트랜지스터를 통해 인가된 접지 전압을 상기 제2 CMOS의 출력값으로 출력하는 과정; 및
    상기 접지 전압을 갖는 상기 제2 CMOS의 출력값을 근거로, 상기 접지 전압을 래치하는 과정;을 포함하는 것을 특징으로 하는 파워 업 신호 발생 방법.
  13. 청구항 12에 있어서,
    상기 내부 회로 초기화 감지부의 출력을 하이 레벨로 출력하는 단계는,
    상기 외부 초기화 완료 신호가 하이 레벨일 때, 상기 제1 NMOS 트랜지스터를 통해 인가된 상기 접지 전압을 상기 제1 CMOS의 출력값으로 출력하는 과정;
    상기 접지 전압을 갖는 상기 제1 CMOS의 출력값을 근거로, 상기 제2 PMOS 트랜지스터를 통해 인가된 상기 내부 전원 전압을 상기 제2 CMOS의 출력값으로 출력하는 과정;
    상기 내부 전원 전압이 상기 미리 설정된 문턱 전압 이상일 때, 상기 래치부의 출력을 천이하는 과정; 및
    상기 인버터를 통해, 상기 래치부의 출력을 인버팅하여 상기 하이 레벨을 출력하는 과정;을 포함하는 것을 특징으로 하는 파워 업 신호 발생 방법.
  14. 청구항 9에 있어서,
    상기 내부 초기화 완료 신호를 출력하는 단계는,
    상기 외부 초기화 완료 신호 및, 상기 복수의 상기 내부 회로 초기화 감지부로부터 각각 출력된 전압 신호 모두가 하이 레벨일 때, 하이 레벨로 천이된 상기 내부 초기화 완료 신호를 출력하는 것을 특징으로 하는 파워 업 신호 발생 방법.
  15. 청구항 9에 있어서,
    상기 내부 초기화 완료 신호를 출력하는 단계는,
    상기 외부 초기화 완료 신호 및, 상기 복수의 상기 내부 회로 초기화 감지부로부터 각각 출력된 전압 신호 중 적어도 하나의 신호가 로우 레벨일 때, 로우 레벨을 포함하는 상기 내부 초기화 완료 신호를 출력하는 것을 특징으로 하는 파워 업 신호 발생 방법.
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