KR20130011799A

KR20130011799A - 반도체 집적회로의 파워업 신호 발생회로

Info

Publication number: KR20130011799A
Application number: KR1020110073210A
Authority: KR
Inventors: 강동금
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-07-22
Filing date: 2011-07-22
Publication date: 2013-01-30
Also published as: US20130021065A1; US8610472B2

Abstract

시스템 파워 리셋시 잔류전원에 의한 오동작을 방지할 수 있는 반도체 집적회로의 파워업 신호 발생회로에 관한 것으로, 외부전원전압 레벨에 응답하여 파워업 검출노드를 방전 구동하기 위한 방전 구동부; 내부전원전압 레벨에 응답하여 상기 파워업 검출노드를 충전 구동하기 위한 충전 구동부; 시스템 파워 리셋 구간에서 상기 파워업 검출노드를 방전 구동하기 위한 파워 리셋 방전부; 및 상기 파워업 검출노드의 전위 변화에 응답하여 파워업 신호를 출력하기 위한 출력부를 구비하는 반도체 집적회로의 파워업 회로가 제공된다.

Description

반도체 집적회로의 파워업 신호 발생회로{POWER-UP SIGNAL GENERATING CIRCUIT IN SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 집적회로의 파워업 신호 발생회로에 관한 것이다.

반도체 집적회로(IC)에는 다양한 내부 로직들과 소자들을 안정적으로 동작시키기 위한 내부전원전압 발생 블럭이 존재한다. 이 내부전원전압 발생 블럭은 내부 로직의 전원 단자에 내부전원전압을 공급하게 되는데, 이들 내부전원전압이 외부전원전압 인가시 적정한 전압 레벨을 갖지 못하면 래치업(latch-up)과 같은 문제가 발생하여 반도체 집적회로의 신뢰성(reliability)을 보장하기 어렵다.

한편, 내부 로직들은 소자에 전원이 공급되어 동작하기 이전에 특정한 값으로 초기화되어 있지 않으면 집적회로의 동작시 잘못된 데이터 입출력에 의해 페일(fail)이 발생할 수 있기 때문에 집적회로의 동작 이전에 내부 로직들을 초기화 해주는 회로가 필요하다.

이처럼 내부전원전압의 불안정에 의한 래치업 방지와 내부 로직의 초기화를 위해 하여 반도체 집적회로 내부에 파워업 신호를 발생시키는 파워업 신호 발생회로를 구비하고 있다.

최근 소비자 지향 메모리 제품의 수요가 늘면서 메모리 제품의 특성이 다양해지고 있다. 그 중에서도 전원 재투입시 안정적인 특성이 요구되고 있다. 특히 차량 네비게이션 시스템(CNS)이 그런 특성을 요구하고 있다.

도 1은 일반적인 반도체 집적회로의 파워업 신호 발생회로의 블럭 다이어그램이다.

도 1을 참조하면, 일반적인 파워업 신호 발생회로는, 외부전원전압(Vext) 레벨을 검출하여 제1 파워업 신호(PUPB)를 생성하기 위한 외부전원전압 검출부(110)와, 내부전원전압(Vint) 레벨을 검출하여 제2 파워업 신호(PUPBP)를 생성하기 위한 내부전원전압 검출부(120)와, 제1 파워업 신호(PUPB) 및 제2 파워업 신호(PUPBP)를 통합하여 최종 파워업 신호(PWRUP)를 생성하기 위한 통합부(130)를 구비한다.

도 2는 도 1의 파워업 신호 발생회로의 동작 파형도이다.

도 2를 참조하면, 외부로부터 파워가 인가되어 외부전원전압(Vext)이 상승하게 되고, 그 레벨이 예정된 레벨까지 이르면 외부전원전압 검출부(110)에서 이를 검출하여 제1 파워업 신호(PUPB)가 논리레벨 로우에서 하이로 천이하게 된다.

이처럼 제1 파워업 신호(PUPB)가 활성화되면 이에 응답하여 내부전원전압 발생 블럭이 인에이블되어 동작하게 되고, 이에 따라 내부전원전압(Vint)이 상승하게 된다.

한편, 내부전원전압(Vint)이 안정된 레벨까지 상승하게 되면 내부전원전압 검출부(120)에서 이를 검출하여 제2 파워업 신호(PUPBP)가 논리레벨 로우에서 하이로 천이하게 된다.

통합부(130)는 제1 파워업 신호(PUPB)와 제2 파워업 신호(PUPBP)가 모두 활성화된 시점에 최종 파워업 신호(PWRUP)를 활성화시킨다. 결국, 최종 파워업 신호(PWRUP)가 활성화된 시점이 반도체 집적회로의 내부로직들이 초기화되는 시점이 된다.

도 3은 종래기술에 따른 내부전원전압 검출부(120)의 회로 구성을 나타낸 도면이다.

도 3을 참조하면, 종래기술에 따른 내부전원전압 검출부(120)는, 파워업 검출노드(Nc)를 방전 구동하는 블럭, 파워업 검출노드(Nc)를 충전 구동하는 블럭, 파워업 검출노드(Nc)의 전위 변화에 응답하여 제2 파워업 신호(PUPBP)를 출력하기 위한 블럭으로 구성된다.

먼저, 파워업 검출노드(Nc)를 방전 구동하는 블럭은, 외부전원전압단(Vext)에 소오스가 접속되고 노드 Na에 드레인이 접속되며 접지전압(VSS)을 게이트 입력으로 하는 PMOS 트랜지스터(MP1)와, 접지전압단(VSS)에 소오스가 접속되고 노드 Na에 드레인 및 게이트가 접속된 NMOS 트랜지스터(MN1)와, 접지전압단(VSS)에 소오스가 접속되고 파워업 검출노드(Nc)에 드레인이 접속되고 노드 Na에 게이트가 접속된 NMOS 트랜지스터(MN2)로 구성된다.

다음으로, 파워업 검출노드(Nc)를 충전 구동하는 블럭은, 내부전원전압단(Vint)에 소오스가 접속되고 노드 Nb에 드레인 및 게이트가 접속된 PMOS 트랜지스터(MP2)와, 노드 Nb에 소오스가 접속되고 파워업 검출노드(Nc)에 드레인이 접속되며 접지전압(VSS)을 게이트 입력으로 하는 PMOS 트랜지스터(MP3)로 구성된다.

또한, 파워업 검출노드(Nc)의 전위 변화에 응답하여 제2 파워업 신호(PUPBP)를 출력하기 위한 블럭은, 파워업 검출노드(Nc)를 입력단으로 하는 인버터(INV1)와, 내부전원전압단(Vint)에 소오스가 접속되고 파워업 검출노드(Nc)에 드레인이 접속되며 인버터(INV1)의 출력노드(Nd)에 게이트가 접속된 PMOS 트랜지스터(MP4)와, 노드 Nd를 입력단으로 하여 제2 파워업 신호(PUPBP)를 출력하는 인버터(INV2)로 구성된다.

파워업 시퀀스에 따라 외부전원전압(Vext)이 인가되면 노드 Na는 NMOS 트랜지스터(MN1)의 문턱전압(Vth)까지 상승하게 되고, 이에 따라 NMOS 트랜지스터(MN2)가 턴온되어 파워업 검출노드(Nc)를 방전시킨다.

한편, 내부전원전압 발생 블럭이 동작하여 내부전원전압(Vint) 레벨이 상승하게 되면, PMOS 트랜지스터(MP2)가 턴온되어 파워업 검출노드(Nc)가 충전된다. 이때, 파워업 검출노드(Nc)에 대한 NMOS 트랜지스터(MN2)의 방전 구동이 계속 유지되고 있지만, 두 PMOS 트랜지스터(MP2 및 MP3)의 충전 구동력이 더 크기 때문에 파워업 검출노드(Nc)의 레벨은 상승하게 된다.

이처럼 파워업 검출노드(Nc)의 레벨이 상승하다가 인버터(INV1)의 로직 문턱값을 넘게 되면 제2 파워업 신호(PUPBP)를 논리레벨 하이로 천이시키게 된다. 한편, 노드 Nd는 논리레벨 로우가 되기 때문에 PMOS 트랜지스터(MP4)가 턴온되어 파워업 검출노드(Nc)를 논리레벨 하이로 래치한다.

한편, 시스템 파워 리셋시 외부전원전압(Vext)이 공급되지 않으면 내부전원전압(Vint) 역시 접지 레벨로 떨어지게 된다. 이 경우, 파워업 검출노드(Nc)의 레벨이 하이에서 로우로 천이하기 때문에 제2 파워업 신호(PUPBP)는 논리레벨 로우로 천이하게 된다. 물론, 최종 파워업 신호(PWRUP) 역시 논리레벨 로우로 천이하게 된다.

그리고, 다시 시스템 파워가 재투입되면 앞서 설명한 바와 같은 동작을 통해 제1 파워업 신호(PUPB), 제2 파워업 신호(PUPBP), 그리고 최종 파워업 신호(PWRUP)가 모두 논리레벨 하이가 되어 반도체 집적회로의 내부로직들이 다시 초기화된다.

그런데, 시스템 파워 재투입 시점에서 시스템에 잔류전원이 남아 있는 경우가 있다. 도 4는 시스템 파워 리셋시 반도체 집적회로 내의 잔류전원(Vext)의 파형을 나타낸 도면이다.

이처럼 시스템 파워 리셋시 외부전원전압(Vext)이 불완전하게 방전되어 잔류전원이 유지되고 있는 경우, 도 3의 내부전원전압 검출부(120)에서 파워업 검출노드(Nc)의 레벨이 하이에서 로우로 완전히 방전되지 못한다. 이때, 파워업 검출노드(Nc)의 레벨이 인버터(INV1)의 로직 문턱값 아래로 떨어지지 못하게 되면 제2 파워업 신호(PUPBP)는 논리레벨 하이 상태를 계속 유지하게 된다. 따라서, 시스템 파워가 재투입되더라도 반도체 집적회로의 내부로직들이 다시 초기화되지 못하고 이전 값을 가진 상태로 동작을 시작하게 되어 반도체 집적회로의 오동작을 유발하게 된다.

이러한 잔류전원에 의한 문제점은 특히 저온 환경에서 열악해진다. MOS 트랜지스터는 온도 특성을 가지고 있어 온도 상승에 따라 문턱전압(Vth)이 하강하게 된다(예컨대, -2mV/℃). 즉, 고온에서는 상온에 비해 문턱전압이 하강하고 저온에서는 상온에 비해 문턱전압이 상승하게 된다. 따라서, 저온 환경에서는 NMOS 트랜지스터(MN2)의 문턱전압(Vth)이 상승하게 된다. 이는 NMOS 트랜지스터(MN2)의 파워업 검출노드(Nc)에 대한 방전 구동력이 저하됨을 의미하며, 시스템 파워 리셋시 파워업 검출노드(Nc)가 완전히 방전되지 못하는 현상을 촉진하게 된다.

본 발명은 시스템 파워 리셋시 잔류전원에 의한 오동작을 방지할 수 있는 반도체 집적회로의 파워업 신호 발생회로를 제공하고자 한다.

또한, 본 발명은 저온 환경하에서 MOS 트랜지스터의 문턱전압 변동에 따른 오동작을 방지할 수 있는 반도체 집적회로의 파워업 신호 발생회로를 제공하고자 한다.

본 발명의 일 측면에 따르면, 외부전원전압 레벨에 응답하여 파워업 검출노드를 방전 구동하기 위한 방전 구동부; 내부전원전압 레벨에 응답하여 상기 파워업 검출노드를 충전 구동하기 위한 충전 구동부; 시스템 파워 리셋 구간에서 상기 파워업 검출노드를 방전 구동하기 위한 파워 리셋 방전부; 및 상기 파워업 검출노드의 전위 변화에 응답하여 파워업 신호를 출력하기 위한 출력부를 구비하는 반도체 집적회로의 파워업 신호 발생회로가 제공된다.

본 발명의 다른 측면에 따르면, 외부전원전압 레벨에 응답하여 파워업 검출노드를 방전 구동하기 위한 방전 구동부; 내부전원전압 레벨에 응답하여 상기 파워업 검출노드를 충전 구동하기 위한 충전 구동부; 상기 파워업 검출노드의 전위 변화에 응답하여 파워업 신호를 출력하기 위한 출력부; 및 시스템 파워 리셋 구간에서 온도 정보에 응답하여 설정된 상온보다 낮은 저온 환경에서 상기 방전 구동부의 구동 전류를 증가시키기 위한 온도 보상부를 구비하는 반도체 집적회로의 파워업 신호 발생회로가 제공된다.

파워업 신호 발생회로에 온도 변화를 보상하여 파워업 검출노드를 추가 구동하는 보조 구동회로를 추가하면 파워업 신호 발생 오류에 따른 반도체 집적회로의 오동작을 방지할 수 있다.

파워업 신호 발생 오류에 따른 반도체 집적회로의 오동작을 방지하고 신뢰도를 확보할 수 있다. 특히, 저온 환경에서도 내부전원전압 레벨을 정확하게 검출하여 파워업 신호를 정상적으로 발생시킬 수 있다.

도 1은 일반적인 반도체 집적회로의 파워업 신호 발생회로의 블럭 다이어그램이다.
도 2는 도 1의 파워업 신호 발생회로의 동작 파형도이다.
도 3은 종래기술에 따른 내부전원전압 검출부의 회로 구성을 나타낸 도면이다.
도 4는 시스템 파워 리셋시 반도체 집적회로 내의 잔류전원(Vext)의 파형을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 집적회로의 파워업 신호 발생회로의 블럭 다이어그램이다.
도 6은 도 5의 파워업 신호 발생회로의 회로 구현예를 나타낸 도면이다.
도 7은 온도 정보(T_INFO)를 생성하기 위한 온도 감지회로의 구현예를 나타낸 도면이다.
도 8a 및 도 8b는 각각 파워업 신호 발생회로의 출력부(540)의 다른 회로 구현예를 나타낸 도면이다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 실시예를 소개하기로 한다.

도 5는 본 발명의 일 실시예에 따른 반도체 집적회로의 파워업 신호 발생회로의 블럭 다이어그램이다.

도 5를 참조하면, 본 실시예에 따른 반도체 집적회로의 파워업 신호 발생회로는, 외부전원전압(Vext) 레벨에 응답하여 파워업 검출노드(Nc)를 방전 구동하기 위한 방전 구동부(510), 내부전원전압(Vint) 레벨에 응답하여 파워업 검출노드(Nc)를 충전 구동하기 위한 충전 구동부(520), 시스템 파워 리셋 구간에서 파워업 검출노드(Nc)를 방전 구동하기 위한 파워 리셋 방전부(530), 파워업 검출노드(Nc)의 전위 변화에 응답하여 파워업 신호(PUPBP)를 출력하기 위한 출력부(540)를 구비한다.

한편, 온도 정보(T_INFO)에 응답하여 방전 구동부(510)의 구동 전류를 조절하기 위한 온도 보상부(550)를 더 구비할 수 있다. 온도 보상부(550)는 파워 리셋 방전부(530)와 독립적으로 동작하지만, 저온 환경에서 파워 리셋 방전부(530)의 동작을 보완할 수 있다.

파워업 시퀀스에 따라 외부전원전압(Vext)이 인가되면 방전 구동부(510)가 이를 감지하여 파워업 검출노드(Nc)를 방전시킨다.

내부전원전압 발생 블럭이 동작하여 내부전원전압(Vint) 레벨이 상승하게 되면, 충전 구동부(520)가 파워업 검출노드(Nc)를 충전 구동하여 전위를 상승시킨다. 출력부(540)는 파워업 검출노드(Nc)의 전위가 예정된 레벨보다 높아지면 파워업 신호(PUPBP)를 활성화시켜 출력한다.

시스템 파워가 리셋되면 파워업 검출노드(Nc)가 방전된다. 이때, 전술한 도 4에 도시된 바와 같이 외부전원전압(Vext)의 잔류전원이 존재하게 되면 파워업 검출노드(Nc)가 완전히 방전되지 못한 상태에서 외부전원전압(Vext)이 재투입되는 상황이 발생하게 된다. 파워 리셋 방전부(530)는 파워 다운이 진행되는 것을 감지하여 외부전원전압(Vext)의 잔류전원이 존재하는 경우에도 파워업 검출노드(Nc)를 완전히 방전시키는 구동을 하게 된다. 따라서, 파워업 검출노드(Nc)가 일정 레벨을 유지하는 상태에서 시스템 파워가 재투입되어 반도체 집적회로의 내부로직들이 다시 초기화되지 못하고 이전 값을 가진 상태로 동작을 시작하게 되는 것을 방지할 수 있게 된다.

한편, 상온에서는 온도 정보(T_INFO)가 온보 보상부(550)를 인에이블 시켜 방전 구동부(520)의 구동전류를 일정하게 제한하는 작용을 한다. 반면, 저온 환경에서는 온도 정보(T_INFO)가 온보 보상부(550)를 디스에이블 시켜 방전 구동부(520)의 구동전류가 증가하도록 한다. 따라서, 저온 환경에서 방전 구동부(520)의 파워업 검출노드(Nc)에 대한 방전 구동력이 증가하여 시스템 리셋시 잔류전원이 존재하는 경우에도 파워업 검출노드(Nc)를 충분히 방전시킬 수 있게 된다.

도 6은 도 5의 파워업 신호 발생회로의 회로 구현예를 나타낸 도면이다.

도 6을 참조하면, 방전 구동부(510), 충전 구동부(520), 출력부(540)의 구성은 도 3에 도시된 종래의 그것과 동일하게 구현하였으며, 설명의 편의를 위해 동일한 구성에 대해 동일한 도면 부호를 부여하였다.

먼저, 방전 구동부(510)는 외부전원전압(Vext) 외부전원전압단(Vext)에 소오스가 접속되고 노드 Na에 드레인이 접속되며 접지전압(VSS)을 게이트 입력으로 하는 PMOS 트랜지스터(MP1), 접지전압단(VSS)에 소오스가 접속되고 노드 Na에 드레인 및 게이트가 접속된 NMOS 트랜지스터(MN1), 접지전압단(VSS)에 소오스가 접속되고 파워업 검출노드(Nc)에 드레인이 접속되고 노드 Na에 게이트가 접속된 NMOS 트랜지스터(MN2)를 구비한다.

다음으로, 충전 구동부(520)는 내부전원전압단(Vint)에 소오스가 접속되고 노드 Nb에 드레인 및 게이트가 접속된 PMOS 트랜지스터(MP2)와, 노드 Nb에 소오스가 접속되고 파워업 검출노드(Nc)에 드레인이 접속되고 접지전압(VSS)을 게이트 입력으로 하는 PMOS 트랜지스터(MP3)를 구비한다.

또한, 출력부(540)는 파워업 검출노드(Nc)를 입력단으로 하는 인버터(INV1)와, 내부전원전압단(Vint)에 소오스가 접속되고 파워업 검출노드(Nc)에 드레인이 접속되며 인버터(INV1)의 출력노드(Nd)에 게이트가 접속된 PMOS 트랜지스터(MP4), 노드 Nd를 입력단으로 하여 파워업 신호(PUPBP)를 출력하는 인버터(INV2)를 구비한다.

한편, 파워 리셋 방전부(530)는 파워업 검출노드(Nc)에 드레인이 접속되고 외부전원전압(Vext)을 게이트 입력으로 하는 NMOS 트랜지스터(MNa), NMOS 트랜지스터(MNa)의 소오스에 소오스가 접속되고 외부전원전압(Vext)을 게이트 입력으로 하는 PMOS 트랜지스터(MPa), 접지전압단(VSS)에 소오스가 접속되고 PMOS 트랜지스터(MPa)의 드레인에 드레인이 접속되며 외부전원전압(Vext)을 게이트 입력으로 하는 NMOS 트랜지스터(MNb), 접지전압단(VSS)에 소오스가 접속되고 파워업 검출노드(Nc)에 드레인이 접속되며 NMOS 트랜지스터(MNb)의 드레인에 게이트가 접속된 NMOS 트랜지스터(MNc), PMOS 트랜지스터(MPa)의 소오스와 접지전압단(VSS) 사이에 접속된 캐패시터(Ca)를 구비한다.

또한, 온보 보상부(550)는 접지전압단(VSS)에 소오스가 접속되고 노드 Na에 드레인이 접속되며 온도 정보(T_INFO)를 게이트 입력으로 하는 NMOS 트랜지스터(MNt)로 구현할 수 있다.

먼저, 파워 리셋 방전부(530)의 동작을 살펴본다.

시스템 파워 리셋 이전에는, 외부전원전압(Vext)에 의해 NMOS 트랜지스터(MNa), NMOS 트랜지스터(MNb)는 턴온되고, PMOS 트랜지스터(MPa), NMOS 트랜지스터(MNc)는 턴오프된 상태이다. 이때, 파워업 검출노드(Nc)는 내부전원전압(Vint) 레벨로 충전된 상태이기 때문에 캐패시터(Ca)는 Vint-Vth(MNa) 레벨로 충전되어 있다.

한편, 시스템 파워 리셋 동작에 의해 파워 다운이 진행되어 외부전원전압(Vext)이 Vth(MNa) 이하로 떨어지게 되면 NMOS 트랜지스터(MNa), NMOS 트랜지스터(MNb)는 턴오프되고, PMOS 트랜지스터(MPa)는 턴온된다. 따라서, 파워업 검출노드(Nc)는 물론 캐패시터(Ca)가 방전되어 NMOS 트랜지스터(MNc)를 턴온시키고, NMOS 트랜지스터(MNc)는 파워업 검출노드(Nc)에 대한 방전 구동을 수행하게 된다. 이러한 NMOS 트랜지스터(MNc)의 보조적인방전 구동으로 인하여 시스템 리셋시 잔류전원이 존재하는 경우에도 파워업 검출노드(Nc)를 완전히 방전시킬 수 있게 된다.

이후, 외부전원전압(Vext)이 재투입되면 파워 리셋 방전부(530)는 시스템 파워 리셋 이전 상태로 동작하여 더 이상 파워업 검출노드(Nc)에 대한 방전 구동을 수행하지 않게 된다.

도 7은 온도 정보(T_INFO)를 생성하기 위한 온도 감지회로의 구현예를 나타낸 도면이다.

도 7을 참조하면, 온도 감지회로는 외부전원전압(Vext)을 예정된 분배비로 분배하여 출력하는 제1 입력부(820), 해당 온도에 대응하는 문턱전압(Vth) 레벨을 출력하는 제2 입력부(830), 제1 입력부(820)의 출력신호와 제2 입력부(830)의 출력신호를 비교하기 위한 비교부(810), 파워업 검출노드(Nc)의 상태에 따라 선택적으로 비교부(810)의 출력신호(Ne)를 온도 정보(T_INFO)로서 출력하기 위한 스위칭부(840)를 구비한다.

여기서, 제1 입력부(820)는 외부전원전압단(Vext)과 출력노드(N4) 사이에 접속된 제1 저항(R1)과, 출력노드(N4)에 그 일측이 접속된 제2 저항(R2)와, 접지전압단(VSS)에 소오스가 접속되고 제2 저항(R2)의 타측에 드레인이 접속되며 온도 감지 인에이블 신호(여기에서는 노드 Na)를 게이트 입력으로 하는 NMOS 트랜지스터(MN24)를 구비한다.

그리고, 제2 입력부(830)는 외부전원전압단(Vext)에 소오스가 접속되고 출력노드(N6)에 드레인이 접속되며 접지전압(VSS)을 게이트 입력으로 하는 PMOS 트랜지스터(MP23)와, 접지전압단(VSS)에 소오스가 접속되고 출력노드 N6에 드레인 및 게이트가 접속된 NMOS 트랜지스터(MN25)를 구비한다.

또한, 비교부(810)는 제1 입력부(820) 및 제2 입력부(830)의 출력신호를 입력으로 하는 의사 차동 증폭기의 형태를 가진다. 구체적으로 비교부(810)는 접지전압단(VSS)에 소오스가 접속되고 노드 N5에 드레인이 접속되며 온도 감지 인에이블 신호(여기에서는 노드 Na)를 게이트 입력으로 하는 NMOS 트랜지스터(MN23)와, 노드 N5에 소오스가 접속되고 노드 N7에 드레인이 접속되며 노드 N4에 게이트가 접속된 NMOS 트랜지스터(MN21)와, 노드 N5에 소오스가 접속되고 노드 N8(온도 정보(T_INFO) 출력단)에 드레인이 접속되며 노드 N6에 게이트가 접속된 NMOS 트랜지스터(MN22)와, 외부전원전압단(Vext)에 소오스가 접속되고 노드 N7에 게이트 및 드레인이 접속된 PMOS 트랜지스터(MP21)와, 외부전원전압단(Vext)에 소오스가 접속되고 노드 N8에 드레인이 접속되며 노드 N7에 게이트가 접속된 PMOS 트랜지스터(MP21)를 구비한다.

또한, 스위칭부(840)는 파워업 검출노드(Nc)를 입력단으로 하는 인버터(INV3), 파워업 검출노드(Nc) 및 인버터(INV3)의 출력신호에 응답하여 비교부(810)의 출력신호(Ne)를 선택적으로 전달하기 위한 트랜스미션 게이트(TG), 접지전압단(VSS)에 소오스가 접속되고 트랜스미션 게이트(TG)의 출력단에 드레인이 접속되며 파워업 검출노드(Nc)에 게이트가 접속된 NMOS 트랜지스터(MN26), 트랜스미션 게이트(TG)의 출력단 및 파워업 검출노드(Nc)를 입력단으로 하는 노어 게이트(NOR), 노어 게이트(NOR)의 출력신호를 입력으로 하여 온도 정보(T_INFO)를 출력하기 위한 인버터(INV4)를 구비한다.

비교부(810)는 노드 N4와 노드 N6의 전압 레벨을 비교한다. 노드 N4의 전위는 외부전원전압(Vext)과 제1 및 제2 저항(R1, R2)의 저항값에 따라 변화하고, 노드 N6의 전위는 해당 온도에 대응하는 NMOS 트랜지스터(MN25)의 문턱전압(Vth)의 값을 갖는다.

파워업시 노드 N4가 노드 N6보다 낮으면 비교부(810)의 출력신호(Ne)는 논리레벨 로우를 유지하다가 외부전원전압(Vext)이 상승함에 따라 노드 N4의 전압 레벨이 상승하여 노드 N6의 전압 레벨보다 높아지면 논리레벨 하이로 천이된다. 물론, 이 시점에서는 파워업 검출노드(Nc)가 충전된 상태이기 때문에 스위칭부(840)가 비교부(810)의 출력신호(Ne)를 차단하고 있다.

한편, 시스템 파워 리셋 동작에서 파워 다운이 진행되면 파워업 검출노드(Nc)가 방전되어 스위칭부(840)가 인에이블 되는데, 이때 온도에 따라 비교부(810)의 동작에서 서로 다른 양상이 전개된다.

우선, 상온에서는 노드 N4가 노드 N6보다 높기 때문에 비교부(810)의 출력신호(Ne)가 논리레벨 하이가 되어 온도 정보(T_INFO) 역시 논리레벨 하이로 인가된다. 따라서, 온도 보상부(550)의 NMOS 트랜지스터(MNt)가 턴온되어 노드 Na를 일정한 레벨로 방전 구동하게 된다. 하지만, NMOS 트랜지스터(MNt)의 사이즈가 방전 구동부(510)의 트랜지스터들에 비해서 작기 때문에 기본적인 방전 구동 동작 자체에 영향을 미치지는 않는다.

반면, 저온 환경에서는 NMOS 트랜지스터(MN25)의 문턱전압(Vth)이 상온에 비해 높아지기 때문에 노드 N6의 전압 레벨이 노드 N4의 전압 레벨보다 높아진다. 따라서 비교부(810)의 출력신호(Ne)가 논리레벨 로우로 천이되어 온도 정보(T_INFO) 역시 논리레벨 하이로 인가된다. 이 경우, 온도 보상부(550)의 NMOS 트랜지스터(MNt)가 턴오프되어 노드 Na에 대한 NMOS 트랜지스터(MNt)의 방전 구동이 종료된다. 따라서, 노드 Na의 전위가 NMOS 트랜지스터(MNt)의 방전 구동이 진행되는 동안에 비해 높아지게 되고, 이는 방전 구동부(510)의 NMOS 트랜지스터(MN2)의 구동 전류를 늘리는 결과로 이어진다. 결국, 저온 환경하에서 시스템 파워 리셋시 잔류전원에 의해 파워업 검출노드(Nc)가 완전히 방전되지 못하는 것을 보상할 수 있게 된다.

도 8a 및 도 8b는 각각 파워업 신호 발생회로의 출력부(540)의 다른 회로 구현예를 나타낸 도면이다.

도 8a를 참조하면, 파워업 신호 발생회로의 출력부는, 파워업 검출노드(Nc)를 입력단으로 하는 인버터(INV13), 인버터(INV13)의 출력신호를 입력으로 하며 파워업 검출노드(Nc)를 출력단으로 하는 인버터(INV15), 인버터(INV13)의 출력신호를 입력으로 하여 파워업 신호(PUPBP)를 출력하는 인버터(INV14)로 구현할 수 있다.

한편, 파워업 신호 발생회로의 출력부를 구현함에 있어서 반드시 래치 회로를 사용해야 하는 것이 아니므로, 도 8b에 도시된 바와 같이 직렬 연결된 두 인버터(INV16, INV17)만으로 구현할 수 있다.

본 발명의 기술사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

예컨대, 전술한 실시예의 온도 감지부의 구성은 다양한 변경이 가능하며, 온도 정보(T_INFO)의 활성화 방식은 온도 감지부의 구성에 따라 변경될 것이다. 또한, 이에 따라 온도 보상부의 구성 역시 변경되어야 할 것이다.

또한, 전술한 실시예에서 사용된 로직 및 MOS 트랜지스터는 입/출력 신호의 액티브 극성에 따라 그 종류 및 개수의 변경이 불가피하다.

510: 방전 구동부
520: 충전 구동부
530: 파워 리셋 방전부
540: 출력부
550: 온도 보상부
T_INFO: 온도 정보

Claims

외부전원전압 레벨에 응답하여 파워업 검출노드를 방전 구동하기 위한 방전 구동부;
내부전원전압 레벨에 응답하여 상기 파워업 검출노드를 충전 구동하기 위한 충전 구동부;
시스템 파워 리셋 구간에서 상기 파워업 검출노드를 방전 구동하기 위한 파워 리셋 방전부; 및
상기 파워업 검출노드의 전위 변화에 응답하여 파워업 신호를 출력하기 위한 출력부
를 구비하는 반도체 집적회로의 파워업 신호 발생회로.
제1항에 있어서,
온도 정보에 응답하여 상기 방전 구동부의 구동 전류를 조절하기 위한 온도 보상부를 더 구비하는 반도체 집적회로의 파워업 신호 발생회로.
제2항에 있어서,
상기 방전 구동부는,
외부전원전압단에 소오스가 접속되고 제어노드에 드레인이 접속되며 접지전압을 게이트 입력으로 하는 제1 PMOS 트랜지스터;
접지전압단에 소오스가 접속되고 상기 제어노드에 드레인 및 게이트가 접속된 제1 NMOS 트랜지스터; 및
상기 접지전압단에 소오스가 접속되고 상기 파워업 검출노드에 드레인이 접속되고 상기 제어노드에 게이트가 접속된 제2 NMOS 트랜지스터를 구비하는 반도체 집적회로의 파워업 신호 발생회로.
제1항에 있어서,
상기 충전 구동부는,
내부전원전압단에 소오스가 접속되고 제1 노드에 드레인 및 게이트가 접속된 제1 PMOS 트랜지스터; 및
상기 제1 노드에 소오스가 접속되고 상기 파워업 검출노드에 드레인이 접속되고 접지전압을 게이트 입력으로 하는 제2 PMOS 트랜지스터를 구비하는 반도체 집적회로의 파워업 신호 발생회로.
제1항에 있어서,
상기 파워 리셋 방전부는,
상기 파워업 검출노드에 드레인이 접속되고 상기 외부전원전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터;
상기 제1 NMOS 트랜지스터의 소오스에 소오스가 접속되고 상기 외부전원전압을 게이트 입력으로 하는 PMOS 트랜지스터;
접지전압단에 소오스가 접속되고 상기 PMOS 트랜지스터의 드레인에 드레인이 접속되며 상기 외부전원전압을 게이트 입력으로 하는 제2 NMOS 트랜지스터;
상기 접지전압단에 소오스가 접속되고 상기 파워업 검출노드에 드레인이 접속되며 상기 제2 NMOS 트랜지스터의 드레인에 게이트가 접속된 제3 NMOS 트랜지스터; 및
상기 PMOS 트랜지스터의 소오스와 접지전압단 사이에 접속된 캐패시터를 구비하는 반도체 집적회로의 파워업 신호 발생회로.
제3항에 있어서,
상기 온도 보상부는 상기 접지전압단에 소오스가 접속되고 상기 제어노드에 드레인이 접속되고 상기 온도 정보를 게이트 입력으로 하는 제3 NMOS 트랜지스터를 구비하는 반도체 집적회로의 파워업 신호 발생회로.
제1항 또는 제6항에 있어서,
상기 온도 정보를 생성하기 위한 온도 감지부를 더 구비하는 반도체 집적회로의 파워업 신호 발생회로.
제7항에 있어서,
상기 온도 감지부는,
상기 외부전원전압을 예정된 분배비로 분배하여 출력하는 제1 입력부;
해당 온도에 대응하는 문턱전압 레벨을 출력하는 제2 입력부;
제1 입력부의 출력신호와 제2 입력부의 출력신호를 비교하기 위한 비교부; 및
상기 파워업 검출노드의 상태에 따라 선택적으로 상기 비교부의 출력신호를 상기 온도 정보로서 출력하기 위한 스위칭부를 구비하는 반도체 집적회로의 파워업 신호 발생회로.
제8항에 있어서,
상기 제1 입력부는 상기 외부전원전압단과 제1 출력노드 사이에 접속된 제1 저항;
상기 제1 출력노드에 그 일측이 접속된 제2 저항; 및
접지전압단에 소오스가 접속되고 상기 제2 저항의 타측에 드레인이 접속되며 온도 감지 인에이블 신호를 게이트 입력으로 하는 제4 NMOS 트랜지스터를 구비하는 반도체 집적회로의 파워업 신호 발생회로.
제9항에 있어서,
상기 제2 입력부는,
상기 외부전원전압단에 소오스가 접속되고 제2 출력노드에 드레인이 접속되며 접지전압을 게이트 입력으로 하는 제2 PMOS 트랜지스터; 및
상기 접지전압단에 소오스가 접속되고 상기 제2 출력노드에 드레인 및 게이트가 접속된 제5 NMOS 트랜지스터를 구비하는 반도체 집적회로의 파워업 신호 발생회로.
제8항에 있어서,
상기 비교부는 상기 제1 입력부의 출력신호와 상기 제2 입력부의 출력신호를 입력으로 하는 의사 차동 증폭기를 구비하는 반도체 집적회로의 파워업 신호 발생회로.
제8항에 있어서,
상기 스위칭부는,
상기 파워업 검출노드를 입력단으로 하는 제1 인버터;
상기 파워업 검출노드 및 상기 제1 인버터의 출력신호에 응답하여 상기 비교부의 출력신호를 선택적으로 전달하기 위한 트랜스미션 게이트;
상기 접지전압단에 소오스가 접속되고 상기 트랜스미션 게이트의 출력단에 드레인이 접속되며 상기 파워업 검출노드에 게이트가 접속된 제4 NMOS 트랜지스터;
상기 트랜스미션 게이트의 출력단 및 상기 파워업 검출노드를 입력단으로 하는 노어 게이트; 및
상기 노어 게이트의 출력신호를 입력으로 하여 상기 온도 정보를 출력하기 위한 제2 인버터를 구비하는 반도체 집적회로의 파워업 신호 발생회로.
제1항에 있어서,
상기 출력부는,
상기 파워업 검출노드를 입력단으로 하는 제1 인버터;
내부전원전압단에 소오스가 접속되고 상기 파워업 검출노드에 드레인이 접속되며 상기 제1 인버터의 출력단에 게이트가 접속된 PMOS 트랜지스터; 및
상기 제1 인버터의 출력신호를 입력으로 하여 상기 파워업 신호를 출력하는 제2 인버터를 구비하는 반도체 집적회로의 파워업 신호 발생회로.
제1항에 있어서,
상기 출력부는,
상기 파워업 검출노드를 입력단으로 하는 제1 인버터;
입력단이 상기 제1 인버터의 출력단에 접속되며 출력단이 상기 파워업 검출노드에 접속된 제2 인버터; 및
상기 제1 인버터의 출력신호를 입력으로 하여 상기 파워업 신호를 출력하는 제3 인버터를 구비하는 반도체 집적회로의 파워업 신호 발생회로.
제1항에 있어서,
상기 출력부는,
상기 파워업 검출노드를 입력단으로 하는 제1 인버터; 및
상기 제1 인버터의 출력신호를 입력으로 하여 상기 파워업 신호를 출력하는 제2 인버터를 구비하는 반도체 집적회로의 파워업 신호 발생회로.
외부전원전압 레벨에 응답하여 파워업 검출노드를 방전 구동하기 위한 방전 구동부;
내부전원전압 레벨에 응답하여 상기 파워업 검출노드를 충전 구동하기 위한 충전 구동부;
상기 파워업 검출노드의 전위 변화에 응답하여 파워업 신호를 출력하기 위한 출력부; 및
시스템 파워 리셋 구간에서 온도 정보에 응답하여 설정된 상온보다 낮은 저온 환경에서 상기 방전 구동부의 구동 전류를 증가시키기 위한 온도 보상부
를 구비하는 반도체 집적회로의 파워업 신호 발생회로.
제16항에 있어서,
상기 방전 구동부는,
외부전원전압단에 소오스가 접속되고 제어노드에 드레인이 접속되며 접지전압을 게이트 입력으로 하는 제1 PMOS 트랜지스터;
접지전압단에 소오스가 접속되고 상기 제어노드에 드레인 및 게이트가 접속된 제1 NMOS 트랜지스터; 및
상기 접지전압단에 소오스가 접속되고 상기 파워업 검출노드에 드레인이 접속되고 상기 제어노드에 게이트가 접속된 제2 NMOS 트랜지스터를 구비하는 반도체 집적회로의 파워업 신호 발생회로.
제17항에 있어서,
상기 온도 보상부는 상기 접지전압단에 소오스가 접속되고 상기 제어노드에 드레인이 접속되고 상기 온도 정보를 게이트 입력으로 하는 제3 NMOS 트랜지스터를 구비하는 반도체 집적회로의 파워업 신호 발생회로.
제18항에 있어서,
상기 온도 정보를 생성하기 위한 온도 감지부를 더 구비하는 반도체 집적회로의 파워업 신호 발생회로.
제19항에 있어서,
상기 온도 감지부는,
상기 외부전원전압을 예정된 분배비로 분배하여 출력하는 제1 입력부;
해당 온도에 대응하는 문턱전압 레벨을 출력하는 제2 입력부;
제1 입력부의 출력신호와 제2 입력부의 출력신호를 비교하기 위한 비교부; 및
상기 파워업 검출노드의 상태에 따라 선택적으로 상기 비교부의 출력신호를 상기 온도 정보로서 출력하기 위한 스위칭부를 구비하는 반도체 집적회로의 파워업 신호 발생회로.