CN116027843A - 电压调节器电路和相应的存储器器件 - Google Patents

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Abstract

本公开的实施例涉及电压调节器电路和相应的存储器器件。电压调节器接收输入电压并产生经调节的输出电压。第一反馈网络将反馈信号与参考信号进行比较，以在参考信号高于/低于反馈信号时断言/解除断言第一脉冲控制信号。第二反馈网络将输出电压与阈值信号进行比较，以在阈值信号高于/低于输出电压时断言/解除断言第二控制信号。如果第二控制信号被解除断言且由第一脉冲控制信号时钟控制以产生高于输入电压的电源电压，那么启用电荷泵。当断言第二控制信号时启用第一传输元件，并且当断言第一脉冲控制信号时选择性地激活第一传输元件。当第二控制信号被解除断言时，第二传输元件被选择性地激活。

Description

电压调节器电路和相应的存储器器件
优先权要求
本申请要求2021年10月26日提交的意大利专利申请No.102021000027458的权益，该申请通过引用并入于此。
技术领域
本说明书涉及例如可以应用于诸如相变存储器(PCM)器件和/或通用微控制器(GPMCU)的存储器器件的电压调节器电路。
背景技术
低压差(LDO)电压调节器电路广泛用于工业和汽车应用，例如通用微控制器。LDO调节器通常是经设计以在变化的负载条件下提供恒定(例如，固定)输出电压的集成电路，其具有最小电压降和快速响应时间。
对便携式和电池操作的电子器件的日益增长的需求需要能够在宽范围的电源电压和/或多电压平台中操作的LDO调节器。例如，电路的电源电压VCC可以在1.6V到3.6V的范围内，芯片的工作电压VDD可以在0.8V到1.15V的范围内。因此，待机电流和静态电流是LDO调节器设计中的相关参数，还考虑到LDO调节器可预期在宽温度范围(例如，从－40℃到125℃)中操作。
因此，本领域中需要提供具有快速响应时间，小的硅面积，低待机电流和静态电流消耗和/或高电流效率的改进的电压调节器电路(例如，LDO调节器)。
发明内容
一个或多个实施例的目的是有助于提供这种改进的电压调节器电路。
根据一个或多个实施例，这样的目的可以通过具有在所附权利要求中阐述的特征的电路来实现。
一个或多个实施例可涉及对应的存储器器件。
权利要求是这里提供的关于实施例的技术教导的整体部分。
在一个或多个实施例中，一种电路包括：输入节点，其被配置为接收输入电压；以及输出节点，其被配置为产生经调节输出电压。该电路包括第一反馈网络，该第一反馈网络被配置成产生指示经调节的输出电压的反馈信号，并且将该反馈信号与参考信号进行比较以产生第一脉冲控制信号。第一脉冲控制信号响应于参考信号高于反馈信号而被断言，并且响应于参考信号低于反馈信号而被解除断言。因此，第一脉冲控制信号的时间平均值是参考信号和反馈信号之间的差的函数(例如，其线性地依赖于参考信号和反馈信号之间的差，或者与参考信号和反馈信号之间的差成比例)。所述电路包含第二反馈网络，其被配置为产生指示所述输入电压的阈值信号，并且将经调节的输出电压与阈值信号进行比较以产生第二控制信号。响应于所述阈值信号高于经调节的输出电压而断言所述第二控制信号，并且响应于所述阈值信号低于经调节的输出电压而解除断言所述第二控制信号。所述电路包含电荷泵电路，其被配置为产生高于所述输入电压的电源电压。电荷泵电路响应于第二控制信号被解除断言而被启用且由第一脉冲控制信号时钟控制，借此电源电压的值是第一脉冲控制信号的函数(例如，其线性地取决于第一脉冲控制信号或与其成比例)。该电路包括布置在输入节点和输出节点之间的第一传输元件。响应于所述第二控制信号被断言而启用所述第一传输元件，并且响应于所述第一脉冲控制信号被断言而选择性地激活所述第一传输元件以将所述输入节点连接到所述输出节点。该电路包括布置在电荷泵电路的输出和输出节点之间的第二传输元件。响应于所述第二控制信号被解除断言，选择性地激活所述第二传输元件以将所述电荷泵电路的输出连接到所述输出节点。
在一个或多个实施例中，第一反馈网络包括低电压时钟控制比较器，其被配置为将反馈信号与参考信号进行比较，响应于参考信号高于反馈信号而断言第一脉冲控制信号，以及响应于参考信号低于反馈信号而解除断言第一脉冲控制信号。
在一个或多个实施例中，低电压时钟控制比较器包括由相应的时移时钟信号进行时钟控制的多个动态(例如时钟控制)比较器。各个时钟信号具有相同的时钟周期，并且一个时钟信号相对于另一个时钟信号被时移该时钟周期的一部分(a fraction)。所述多个动态比较器中的动态比较器被配置为顺序地将所述反馈信号与所述参考信号进行比较，以响应于所述参考信号分别高于和低于所述反馈信号，来断言和解除断言相应的输出信号。低电压时钟控制比较器包括单稳态电路，该单稳态电路被配置成接收来自多个动态比较器的输出信号，并响应于接收自多个动态比较器的任何输出信号的断言而断言第一脉冲控制信号。
在一个或多个实施例中，低电压时钟控制比较器包括环形振荡器，其被配置为产生用于多个动态比较器的时移时钟信号。
在一个或多个实施例中，所述电路包含布置在低电压时钟控制比较器与第一传输元件之间的第一电平移位器电路。所述第一电平移位器电路被配置为将所述第一脉冲控制信号从低电压域移位到高电压域，并且响应于所述第二控制信号被断言而将经移位的第一脉冲控制信号传播到所述第一传输元件。
在一个或多个实施例中，第一反馈网络包括与在输出节点和接地节点之间的第一电流发生器串联布置的第一电阻。在第一电阻和第一电流发生器中间的节点处产生反馈信号。
在一个或多个实施例中，第一电流发生器包括可变电流发生器，其被配置为产生取决于第一数字控制信号的值的可变电流，由此反馈信号取决于第一数字控制信号而被移位。
在一个或多个实施例中，第二反馈网络包括与在输入节点和接地节点之间的第二电流发生器串联布置的第二电阻。在第二电阻和第二电流发生器中间的节点处产生阈值信号。所述第二反馈网络包括附加比较器，所述附加比较器被配置成将所述经调节的输出电压与所述阈值信号进行比较，响应于所述阈值信号高于所述经调节的输出电压而断言所述第二控制信号，以及响应于所述阈值信号低于所述经调节的输出电压而解除断言所述第二控制信号。
在一个或多个实施例中，第二电流发生器包括可变电流发生器，其被配置为产生取决于第二数字控制信号的值的可变电流，由此阈值信号取决于第二数字控制信号而被移位。
在一个或多个实施例中，所述电路包含反相器电路和第二电平移位器电路，所述第二电平移位器电路布置在所述附加比较器与所述第二传输元件之间以产生所述第二控制信号的互补信号，将所述互补信号从低电压域移位到高电压域，并且将所述经移位的互补信号传播到所述第二传输元件。第二传输元件响应于移位的补码信号被断言而被激活，并且响应于移位的补码信号被解除断言而被解除激活。
在一个或多个实施例中，存储器器件包含布置在多个位线和多个字线中的存储器单元阵列。每个存储器单元与在接地端子与对应位线之间的相应选择晶体管串联布置，并且每个位线可选择性地耦合到提供经调节电压的电源电压轨。存储器器件包含根据一个或多个实施例的电压调节器电路，其具有耦合到电源电压轨的输出节点以向其提供经调节的电压。响应于存储器器件接收到存储器读取命令而选择性地激活电压调节器电路以产生经调节的电压。
在一个或多个实施例中，字线可选择性地耦合到电压调节器电路的输出节点。所述存储器器件被配置为在从所述存储器器件中的选择字线的读取操作期间将一个或多个未选择字线耦合到所述电压调节器电路的输出节点。
在一个或多个实施例中，在耦合到电压调节器电路的输出节点的一个或多个未选择字线处产生经滤波的输出电压。电压调节器电路的第一反馈网络可选择性地耦合到未选择字线，并且被配置为产生指示经滤波输出电压的反馈信号。电压调节器电路的第二反馈网络可选择性地耦合到未选择字线，并且被配置为将经滤波的输出电压与阈值信号进行比较以产生第二控制信号。
附图说明
现在将参考附图仅以举例的方式描述一个或多个实施例，其中：
图1是根据本说明书的一个或多个实施例的存储器架构的示例性电路图；
图2是在存储器中的读操作期间信号的示例性时间图；
图3是示例性的电压调节器电路，特别是低压差电压调节器电路的电路图；
图4是根据本说明书的一个或多个实施例的电压调节器电路的示例性电路图，特别是低压差电压调节器电路；以及
图5A，5B和5C是根据本说明书的一个或多个实施例的电压调节器电路的可能实现细节的示例性电路图。
具体实施方式
在随后的描述中，示出了一个或多个具体细节，目的在于提供对本描述的实施例的示例的深入理解。可以在没有一个或多个具体细节的情况下，或者利用其他方法，组件，材料等来获得实施例。在其他情况下，没有详细示出或描述已知的结构，材料或操作，从而不会模糊实施例的某些方面。
在本说明书的框架中对“一实施例”或“一个实施例”的引用旨在指示关于该实施例描述的特定配置，结构或特性被包括在至少一个实施例中。因此，可能出现在本说明书的一个或多个点中的诸如“在实施例中”或“在一个实施例中”的短语不一定指同一个实施例。此外，在一个或多个实施例中，可以以任何适当的方式组合特定的配置，结构或特性。
这里使用的标题/参考仅仅是为了方便而提供的，因此不限定保护范围或实施例的范围。
在本文所附附图中，除非上下文另有说明，否则相同的部分或元件用相同的附图标记/数字表示，并且为了简洁起见，将不重复相应的描述。
通过介绍示例性实施例的详细描述，可以首先参考图1和2。图1是例示相变存储器中的存储器读取结构的电路图，图2是例示图1的存储器中的读取操作期间的信号的时间图。
如图1中所例示，存储器10可包含根据本身已知的存储器架构而布置在位线103B(此处说明为垂直线)及字线103W1，103W2，103W3(此处说明为水平线)中的存储器单元阵列102(例如，相变存储器单元)。具体来说，每一存储器单元102可以与在接地电压端子与相应位线103B之间的相应选择晶体管104(例如，pnp BJT晶体管)串联布置。同一字线103W的选择晶体管104在其控制(例如，基极)端子处接收同一控制信号，例如，如图1和2中所例示的控制信号WL1、WL2、WL3。每一位线103B可选择性地耦合(例如，经由其电流路径串联到位线且接收控制信号Y_SEL的相应p沟道MOS晶体管106)到提供经调节电压VREG的电源电压轨108。另外，各个钳位晶体管110(例如，pnp BJT晶体管)可耦合在每一位线103B(例如，在晶体管106的源极端子处)与接地端子之间。钳位晶体管110可在其控制(例如，基极)端子处接收相同的控制信号WLCLAMP。由于存储器单元102和/或晶体管106，110的电容，每个位线103B具有相应的电容负载CBL。
可以如图2中例示的那样执行如图1中例示的相变存储器中的读取操作，以读取(并作为输出提供)输出数据总线DATA_OUT[144：0]上的多个PCM字的内容。一般来说，在相变存储器中，可存储将两个单元与每一位相关联的信息：SET单元(具有低电阻和高电流)和RESET单元(具有高电阻和低电流)。存储器感测电路可以以差分模式从单元读取信息。在一个或多个实施例中，两个操作可用于读取存储器内容，即：
－在128位模式中读取：此操作在指定地址处读取一个字的内容(128位数据加上17位ECC，即总共145位)。在此情况下，MSB(最高有效位)地址用于选择第一存储器后备(BANK0)或第二存储器后备(BANK1)，因为存储器可包括两个库。输出数据总线DATA_OUT[144：0]将提供一个字(145位)，针对每个存储体可提供145个读出放大器；
－在256位模式中读取：该操作读取存储在两个不同存储体中的两个字的内容。在这种情况下，LSB(最低有效位)地址用于选择第一存储器后备(BANK0)或第二存储器后备(BANK1)。第一字(128位数据加上17位ECC，即总共145位)将在某一等待时间(TACC)之后在输出数据总线DATA_OUT[144：0]处提供，并且第二字将在非常短的等待时间(TACC2)之后在输出数据总线DATA_OUT[144：0]处提供。
应注意，并行读取的位的数目以及存取时间可在不同实施例中变化。
为了提供存储器单元的快速读取，存储器存取时间(TACC)的规范可能特别苛刻(例如，在10ns的量级)。如前所述，读取并行性(例如，并行读取两个字)可用于增加输出数据的吞吐量。如先前所陈述，可在差分模式中执行对存储器单元的内容的感测：读出电路以差分模式从位线BL_SET和位线BL_RESET读取，从而选择SET存储器单元和RESET存储器单元。通过适当地驱动控制信号(字选择信号)WL1，WL2，WL3来选择SET存储器单元和RESET存储器单元：例如，如图2所示，通过将信号WL1和WL3保持在高逻辑值(例如，等于电源电压VCC)并通过将信号WL2驱动到低逻辑值(例如，等于地电压)，单元102S被选择为SET单元，单元102R被选择为RESET单元。
电压调节器(例如，LDO调节器)在电源轨108处产生经调节电压VREG(例如，具有预期电压值VBL_CHARGE)。电压VREG的值VBL_CHARGE应高到足以向位线提供适当的电压堆叠以产生存储器单元电流的正确值。在感测之前(例如，在BL_SET与BL_RESET之间差分地)，将选择位线处的电压VBL钳位到钳位晶体管110的基极－发射极电压的值VBE，并且接着通过激活晶体管106(见图2中，控制信号Y_SEL从高值VBL_CHARGE切换到低值以激活晶体管106)来将位线预充电到经调节电压VREG的值VBL_CHARGE。未选择字线的控制信号WL1和WL3被驱动到高电压值(例如，电源电压VCC)，以便将相应的选择晶体管保持在非导通状态。
由于高读取并行性，在感测之前预充电到VBL_CHARGE的位线的数目可能较高。例如，在以等于2的字并行度从两个位线(SET和RESET)读取148位(128个字+ECC+冗余)的情况下，预充电位线的数目等于148*2*2＝592个。每个位线的寄生电容CBL可以在几十fF(1fF＝10－15F)到几百fF的范围内。在预充电阶段期间，所有预充电位线从值VBE(例如，约0.5V)充电到值VBL_CHARGE(例如，约1.55V)。当位线经由晶体管106连接到电源轨108时，相关电流从电源轨108流向位线，导致电压VREG的相关下降，所述电压VREG的值从调节值VBL_CHARGE减小(再次参见图2)。在各种应用中，调节电压VREG的这种电压降必须在短恢复时间(TREC)内恢复，以提供如上所述的短存取时间(TACC)。考虑到具有约2ns或3ns的示例性值的恢复时间TREC，可能要求向电源轨108供电的电压调节器提供等于以下的峰值电流Ipeak：
Figure BDA0003907895500000081
因此，(LDO)电压调节器应该能够提供具有快速响应时间的高电流。
另一个可能相关的问题涉及宽的电源电压范围，尤其涉及可能低于调节值的较低的电源电压值。例如，如果电源电压VCC的最小值VCC，MIN约为1.62V，则VBL_CHARGE在典型情况下可能低于VCC，MIN，但在某些拐角情况(例如，缓慢的硅化和高温)下可能高于VCC，MIN，以补偿选择器和单元变化。另外，可以将值VBL_CHARGE设置得更高以提供更高的SET电流并且减少读取失败。因此，即使电源电压VCC低于预期的调节电压VBL_CHARGE，也可能需要(LDO)电压调节器来提供正确的输出电压。
图3是用于存储器器件中的LDO电压调节器30的电路架构的示例性电路图。具体地，调节器包括被配置为接收输入电压VCC(例如，在1.6V至3.6V的范围内)的输入节点300和被配置为提供经调节的输出电压VREG(例如，在1.6V至1.8V的范围内)的输出节点302。传输元件304(例如，p沟道MOS晶体管)提供输入节点300与输出节点302之间的电流路径，其导电率可取决于施加到传输元件304(例如，施加到晶体管304的栅极)的控制信号来调制。借助于选择器306(例如，一对开关)，与输出节点302相对的传输元件304的端子(例如，晶体管304的源极端子)可直接连接到输入节点300(当输入电压VCC高于调节器30预期提供的输出电压VREG时)，或可耦合到电荷泵电路308的输出(当输入电压VCC低于输出电压VREG时)。也耦合到输入节点300以从其接收输入电压VCC的电荷泵电路308可接收启用信号PMP_EN和时钟信号PMP_CK，并且可以本身已知的方式取决于信号PMP_EN和PMP_CK产生高于VCC的输出电压。大的槽电容CTANK耦合在输出节点302和接地节点310之间，并提供电荷存储器以减小输出电压VREG的下冲。
LDO调节器30还包括反馈网络以产生用于传输元件304的控制信号。特别地，反馈网络包括在输出节点302和接地节点310之间与可变电流发生器312串联布置的电阻器R1。由电流发生器312产生的电流量可以取决于数字控制信号VBL_CTL<4：0>。电阻器R1和电流发生器312中间的节点因此可以提供在高压比较器314的反相输入端提供的反馈信号VFB。在比较器314的非反相输入端提供参考电压信号VREF。比较器可从在传输元件304与选择器306中间的节点接收电源电压，即，可接收电源电压VCC或由电荷泵308产生的电源电压。来自比较器314的输出信号作为控制信号提供给传输元件304。
因此，在图3中例示的LDO架构中，需要大选择器306(例如，两个大开关)以将传输元件304的输入及比较器314的电源节点连接到输入节点300或电荷泵308的输出(取决于选择器306的状态，其取决于VCC与VREG的值之间的差)。此外，需要电压检测器来正确地操作选择器306。
一个或多个实施例可依赖于如图4中所例示的不同LDO电压调节器架构40，其也称为具有集成电荷泵的接通/关断LDO调节器，其也适用于图1中所例示的存储器器件10中。
具体来说，在一个或多个实施例中，电压调节器40包含被配置为接收输入电压VCC(例如，在1.6V到3.6V的范围内)的输入节点400和被配置为提供经调节的输出电压VREG(例如，在1.6V到1.8V的范围内)的输出节点402。
一个或多个实施例可包含布置在输入节点400与输出节点402之间的第一传输元件404a(例如，电子开关，更明确地说，n沟道MOS晶体管)。当启用时，第一传输元件404a可选择性地激活(例如，以开－关方式)以在输入节点400与输出节点402之间提供低阻抗电流路径。第一传输元件404a可以响应于输入电压VCC高于调节器40预期提供的输出电压VREG而被启用，可能有一个裕度ΔV。纯粹作为示例，晶体管404a的沟道可以具有约200μm的宽度和约0.3μm的长度。
一个或多个实施例可包含被配置为产生控制第一传输元件404a的控制信号COMP_OUT的第一反馈网络。具体地，第一反馈网络可以包括在输出节点402和接地节点410之间与可变电流发生器412串联布置的电阻R1(例如，电阻器)。由电流发生器412产生的电流量以及跨电阻R1的电压降可取决于数字控制信号VBL_CTL<4：0>(例如，5位信号)。电阻R1和电流发生器412中间的节点因此可以提供反馈信号VFB，该反馈信号VFB被馈送到低电压、高速比较器414的反相输入端。参考电压信号VREF被馈送到比较器414的非反相输入端。比较器414可从节点415接收低于节点400处的电源电压VCC的电源电压VDD(例如，对于低电压晶体管，VDD可为0.81V到1.15V范围内的电源电压，并且对于高电压晶体管，VCC可为1.62V到3.6V范围内的电源电压)。
在一个或多个实施例中，来自比较器414的输出信号COMP_OUT作为控制信号经由电平移位器电路416a提供到第一传输元件404a。电平移位器电路416a可接收正电源电压VXR和由调节器电路40的第二反馈网络产生的控制信号VCC_EN，并且可被配置为将低电压电平从比较器414的输出移位到VXR电压域。具体地，电平移位器416a可以响应于控制信号VCC_EN被断言(例如，设置为'1')而被激活(例如，接通)。当接通时，电平移位器416a将信号COMP_OUT从VDD电压域电平(例如，0.81V到1.15V)移位到VXR电压域电平(例如，3.6V)。可响应于控制信号VCC_EN被解除断言(例如，设定为“0”)而停用(例如，关断)电平移位器416a，借此迫使晶体管404a的栅极到低值(例如，0V)以将其关断。
响应于控制信号VCC_EN被断言，控制信号COMP_OUT因此可以被传播到第一传输元件404a的控制端子(例如，到晶体管404a的栅极端子)，使得当VCC高于预期输出电压VBL_CHARGE加上某个电压裕度ΔV(VCC>VBL_CHARGE+ΔV)时，第一传输元件404a是可激活的，这取决于信号COMP_OUT。晶体管404a的栅极可以以非常高的频率被时钟控制到电压VXR，因为比较器414以高速操作。电源电压VXR可以由被调节到高于或等于VCC的最大值(例如，VXR＝3.6V≥VCC，MAX)的值的电荷泵电路产生。
一个或多个实施例可包含耦合到输入节点400以从其接收输入电压VCC的电荷泵电路408。电荷泵电路408可接收启用信号PMP_EN及控制信号COMP_OUT，并且可产生高于VCC的取决于信号PMP_EN及COMP_OUT的输出电压VBL_SUPPLY，如下文所公开。具体而言，电荷泵408可取决于被断言(分别地，解除断言)的启用信号PMP_EN而接通(分别地，关断)，而电荷泵408的输出级的时钟相位的接通/关断切换活动可由信号COMP_OUT控制。因此，在一个或多个实施例中，电荷泵408可不配备有专用调节器，只要其可代替地依赖于(例如，使用)(非常快的)比较器414即可。
一个或多个实施例可包含第二传输元件404b(例如，电子开关，更明确地说，n沟道MOS晶体管)，其布置在电荷泵电路408的输出与输出节点402之间。第二传输元件404b可选择性地激活(例如，以开关方式)以在电荷泵电路408的输出与输出节点402之间提供低阻抗电流路径。可响应于输入电压VCC低于调节器40预期提供的输出电压VREG而激活第二传输元件404b(例如，切换到接通状态)。纯粹作为示例，晶体管404b的沟道可以具有约200μm的宽度和约0.36μm的长度。
因此，在一个或多个实施例中，可以动态地管理输出节点402在电压VCC(经由传输元件404a从节点400接收)与电压VBL_SUPPLY(经由传输元件404b从电路408接收)之间的切换。
一个或多个实施例可以包括被配置成产生控制信号PMP_EN和VCC_EN的第二反馈网络。具体地，第二反馈网络包括与输入节点400和接地节点410之间的可变电流发生器418串联布置的电阻R2(例如，电阻器)。由电流发生器418产生的电流量以及跨电阻R2的电压降可取决于数字控制信号VCC_CTL<2：0>(例如，3位信号)。电阻R2和电流发生器418中间的节点因此可以提供阈值信号VTH，其被馈送到比较器420的非反相输入端。输出电压VREG被馈送到比较器420的反相输入端。比较器420通过比较VTH和VREG产生控制信号VCC_EN作为输出。反相器电路422接收控制信号VCC_EN作为输入，并产生控制信号PMP_EN作为信号VCC_EN的补码。
在一个或多个实施例中，控制信号PMP_EN作为控制信号经由电平移位器电路416b提供到第二传输元件404b。电平移位器电路416b可接收正电源电压VXR且可被配置为将低电压电平从比较器420的输出移位到VXR电压域。控制信号PMP_EN因此可以被传播到第二传输元件404b的控制端子(例如，传播到晶体管404b的栅极端子)，使得当VCC低于预期输出电压VBL_CHARGE加上某个电压裕度ΔV(VCC<VBL_CHARGE+ΔV)时，第二传输元件404b被激活。当断言信号PMP_EN时，可迫使晶体管404b的栅极达到电压VXR，并且可由电荷泵电路408的输出VBL_SUPPLY直接调节输出电压VREG的值VBL_CHARGE。
在一个或多个实施例中，在加电时，输出电压VREG可被驱动到其调节值VBL_CHARGE，直到控制信号VBL_OK被断言(例如，设置为'1')时为止。输出电压VREG可通过电压VCC或通过电压VBL_SUPPLY保持在其调节值VBL_CHARGE。作为启用信号PMP_EN被断言(例如，被设置为'1')的结果，耦合在泵408和输出节点402之间的电荷泵电路408和驱动器(即，电平移位器416b和传输元件404b)可以被接通。可将数字信号VCC_CTL<2：0>的值设定为2，使得当VCC－VREG≈80mV时接通电荷泵电路。
在一个或多个实施例中，电荷泵电路408可不配备有内部电压调节器。因此，输出级可以由比较器414的输出直接控制。
另外，一个或多个实施例可不包含耦合在输出节点402与接地节点410之间的专用槽路电容器CTANK。可通过在存储器10中的读取操作期间经由相应开关4241…4243将所有存储器扇区的所有未选择字线(例如，根据图1和2的实例的字线103W1和103W3)选择性地连接到输出节点402而在输出节点402处提供大的槽路电容。例如，开关4241…4243可以包括n沟道MOS晶体管。在存储器10中的选择晶体管104是pnp BJT晶体管(当相应的控制信号WL1，WL2或WL3为低时导通)的情况下，每个n沟道MOS晶体管4241…4243可以在栅极端子处接收相应的控制信号WL1，WL2或WL3。纯粹作为示例，在包括8个存储器扇区、每个扇区4个拼片以及每个拼片1056个字线的存储器架构中，并且考虑到每个字线的电容CWL近似等于180fF，经由开关424可耦合到节点402的总电容可以近似等于8*4*1056*180fF≈6nF。
图5A，5B和5C是根据一个或多个实施例的电压调节器电路40的可能实现细节的示例性电路图。
具体地，图5A是一个或多个实施例中比较器414的可能实现的示例。比较器414可包括提供M个不同时钟信号(或时钟相位)CKA，CKB，CKC，CKD，CKE(例如，五个时钟信号)的高频环形振荡器500。每个时钟信号可以相对于前一个周期延迟环形振荡器周期TOSC的1/M(例如，五分之一)。例如，如果环形振荡器500的频率约为800MHz，则TOSC约为1.25ns。每个时钟信号CKA，CKB，CKC，CKD，CKE可以具有1.25ns的周期，其中信号CKB相对于信号CKA延迟0.25ns，信号CKC相对于信号CKB延迟0.25ns，等等，直到信号CKA相对于信号CKE延迟0.25ns。由环形振荡器500产生的每个时钟信号可用于为相应的动态比较器502A…502E提供时钟。因此，比较器502A…502E可以以准连续模式顺序操作，其中每个比较器502A…502E被激活等于TOSC/M(例如，TOSC/5)的时间段，并且比较器502A…502E根据“轮转”机制被一个接一个地激活。比较器502A…502E可以配备有偏移补偿电路。比较器502A…502E中的每一个可以在相应的非反相输入端接收参考信号VREF，并且在相应的反相输入端接收反馈信号VFB。动态比较器502A…502E和环形振荡器500可以在低电源电压域(例如，0.8V到1.15V)中操作，使得可以使用低电压晶体管并且可以达到非常高的频率。因此，在调节器40的速度可以主要取决于比较器414的速度的范围内，使用如图5A所示的超高速比较器414是有利的，该超高速比较器414依赖于具有非常快的启动/停止操作和温度补偿的高频环形振荡器500。
如图5A所示，在一个或多个实施例中，来自比较器502A…502E的输出信号被馈送到产生控制信号COMP_OUT的单稳态电路504。信号COMP_OUT的断言和解除断言取决于动态比较器502的输入处的信号VREF和VFB的值。响应于VFB低于VREF，信号COMP_OUT将被断言(例如，设置为'1')，并且传输元件404a将向输出节点402提供电流。具体地，单稳态电路504可以被配置成响应于从动态比较器502A…502E中的任一个接收到的脉冲而在输出信号COMP_OUT中生成脉冲。在某些情况下，在输出信号COMP_OUT中产生一个脉冲可能足以恢复调节电压VREG的期望值，因此只有一个脉冲从比较器502A…502E通过单稳态电路504。在其它情况下，可能需要两个或更多个脉冲来恢复经调节电压VREG的预期值，因此可通过“合并”从比较器接收的脉冲来产生输出信号COMP_OUT。因此，电路504作为单稳态电路工作，只要它产生稳定的输出脉冲，该输出脉冲可以是多个输入脉冲(一个或多个)的组合。
一个或多个实施例可以包括逻辑电路506，其被配置为基于向存储器发出的读命令来控制环形振荡器500和比较器502的切换活动。具体地，当发出读命令(例如，读信号READSTART被断言或设置为“1”)时，可以激活环形振荡器500和比较器502。环形振荡器500和比较器502可由低频可微调时钟信号刷新(例如，周期性地)。逻辑电路506可以取决于信号VBL_EN，READSTART，REFRESH，VBL_OK和CKA中的一个或多个产生用于比较器502A…502E的使能信号COMP_EN和用于振荡器500的开始信号STARTOSC。具体地，信号COMP_EN可以响应于信号VBL_EN被断言(例如，被设置为'1')而被断言(例如，被设置为'1')，该信号VBL_EN指示电压调节器40在通电之后是接通的，并且信号VBL_OK被断言(例如，被设置为'1')，该信号VBL_OK指示信号VREF在通电时由另一个电路预充电到其稳定状态。上电后，预期信号VBL_EN和VBL_OK保持被断言。另外，当在信号READSTART(指示发出读取命令)中产生脉冲时，可断言信号COMP_EN。例如，根据由振荡器500的时钟相位之一(例如，时钟信号CKA)时钟控制的移位寄存器的状态，信号COMP_EN可以在某个时间间隔保持断言。因此，电压调节器40可(仅)接通执行存储器读取操作所需的减少的周期。信号REFRESH可用于刷新VREG信号(例如，在其为时钟控制结构的范围内周期性地刷新)。
图5B是产生信号VFB，VCC_EN和PMP_EN的反馈网络的可能实现的示例。
如图5B所示，一个或多个实施例可以包括参考电流发生器电路508。电路508可包括运算放大器510，其产生用于晶体管512，514和516(例如，p沟道MOS晶体管)的栅极控制信号。晶体管512可具有特定宽度10*W，栅极端子耦合到放大器510的输出，源极端子耦合到电源节点400以接收电源电压VCC，并且漏极端子耦合到电阻R51(例如，123kΩ电阻器)的第一端子。电阻R51的第二端子可耦合到接地节点410。放大器510的非反相输入可以接收带隙参考电压VBG，并且放大器510的反相输入可以耦合到节点中间晶体管512和电阻R51。晶体管514及516可具有某一宽度W(例如，晶体管512的宽度的十分之一)，耦合到放大器510的输出的相应栅极端子，耦合到供应节点400以接收电源电压VCC的相应源极端子，及被配置为提供输出电流IREF的相应漏极端子。由于晶体管512，514和516的尺寸，电流IREF的值可以等于：
Figure BDA0003907895500000161
如图5B所示，可变电流发生器412可以包括可调电流镜器件，该可调电流镜器件包括晶体管518，520并被配置成镜像从晶体管516输出的电流IREF。具体地，电流镜可以包括耦合到由信号VBL_CTL<4：0>控制的可变n沟道MOS晶体管520(例如，并联布置的一组可选择性地激活的晶体管520)的跨二极管配置的n沟道MOS晶体管518。信号VBL_CTL<4：0>的每一位可以控制(例如，接通/关断)电流镜的晶体管520之一。具体地，可变晶体管520可以包括五个晶体管(或由五个晶体管组成)，信号VBL_CTL<4：0>的每一位一个晶体管。通过控制总线VBL_CTL<4：0>上的值，可以控制流过电阻R1的电流和电阻R1上的电压降V1。电阻R1和R51可以匹配。电阻R1(例如，40kΩ电阻)两端的电压V1因此可以计算为：
Figure BDA0003907895500000162
通过控制电流ITRIM1(用信号VBL_CTL<4：0>)，可以控制反馈信号VFB并因此控制调节电压VREG。
一个或多个实施例可包含串联耦合在用以接收电压VDD的低电压供应节点415与接地节点之间的两个晶体管(例如，n沟道MOS晶体管)522和524。晶体管522的栅极可耦合到节点中间晶体管520和电阻R1，并且可在节点中间晶体管522和524处产生反馈信号VFB。因此，晶体管522和524可以降低晶体管522的栅极处的电压。信号VREF也可以移位相同的量。
如图5B所示，可变电流发生器418可以包括可调电流镜布置，该可调电流镜布置包括晶体管526、528并被配置成镜像从晶体管514输出的电流IREF。具体地，电流镜可包括耦合到由信号VCC_CTL<2：0>控制的可变n沟道MOS晶体管528(例如，一组并联布置的可选择性地激活的晶体管528)的跨二极管配置的n沟道MOS晶体管526。信号VCC_CTL<2：0>的每一位可以控制(例如，接通/关断)电流镜的晶体管528之一。具体地，可变晶体管528可以包括(或由其组成)三个晶体管，信号VCC_CTL<2：0>的每个位一个。通过控制总线VCC_CTL<2：0>上的值，可以控制流经电阻R2的电流和电阻R2上的电压降V2。电阻R2和R51可以匹配。电阻R2(例如，40kΩ电阻)两端的电压V2因此可以计算为：
Figure BDA0003907895500000171
通过控制电流ITRIM2(用信号VCC_CTL<2：0>)，可以控制阈值信号VTH，并因此控制电荷泵408接通的阈值电压。
如图5B和5C所示，在一个或多个实施例中，调节器40的第一和第二反馈网络可以不直接耦合到输出节点402以接收电压VREG(如图4的简化方案所示)。而是，反馈网络可耦合到存储器阵列的未选择字线(例如，经由晶体管5301…5303)以接收电压信号VREG_F，所述电压信号VREG_F大体上对应于由未选择字线的电容性负载滤波的电源电压VREG。有利地，这种布置还可以防止不期望的切换。
因此，如本文所例示的LDO电压调节器的一个或多个实施例可具有快速响应时间，例如，借助于比较器414中的高速动态比较器502A…502E。
另外，一个或多个实施例可以通过对比较器502A…502E采取偏移补偿来提供高精度。
另外，在一个或多个实施例中，可通过将电压调节器所耦合到的存储器器件的未选择字线(例如，经由开关424)耦合到电压调节器的输出节点402来选择性地将大电容耦合到电压调节器的输出节点402。这种布置便于在预充电阶段期间提供快速(例如，几乎瞬时)电流，而不需要求助于大的专用槽电容，从而节省布局面积(例如，硅面积)。
另外，一个或多个实施例可包含集成在电压调节器40中的电荷泵电路408。电荷泵电路408可由动态比较器414的输出直接调节，从而导致快速控制和响应时间，以及在泵电路408不需要专用比较器，反馈电路和相关电路的情况下减小布局面积。
另外，一个或多个实施例可以提供用于在电源电压VCC与由泵408产生的电源电压VBL_SUPPLY之间进行切换的动态架构，从而在需要较少数量的大开关(例如，选择器)和相关电路的情况下导致布局面积的减小。在不需要将电荷泵电路408调节在高电压值的情况下，动态开关结构还导致电荷泵电路408的降低的电流消耗和更高的效率。动态切换架构还允许微调电源电压VCC与经调节电压VREG之间的差ΔV，从而导致架构的较高程度的灵活性且增加对不同规范(例如，充电/放电电压供应斜坡率)的适应性。在一个或多个实施例中，引入滞后以避免不期望的切换。
另外，在一个或多个实施例中，开/关体系结构便于受限和受控的待机电流消耗和静态电流消耗。
在不违背基本原则的情况下，在不脱离保护范围的情况下，细节和实施例可以相对于仅通过示例描述的内容甚至显著变化。
保护范围由所附权利要求确定。

Claims (20)

1.一种电路，包括：
输入节点，被配置为接收输入电压；
输出节点，被配置为产生经调节输出电压；
第一反馈网络，被配置为产生指示所述经调节输出电压的反馈信号，并且将所述反馈信号与参考信号进行比较以产生第一脉冲控制信号，其中响应于所述参考信号高于所述反馈信号而断言所述第一脉冲控制信号，并且响应于所述参考信号低于所述反馈信号而解除断言所述第一脉冲控制信号，借此所述第一脉冲控制信号的时间平均值取决于所述参考信号与所述反馈信号之间的差；
第二反馈网络，被配置为产生指示所述输入电压的阈值信号，并且将所述经调节输出电压与所述阈值信号进行比较以产生第二控制信号，其中响应于所述阈值信号高于所述经调节输出电压而断言所述第二控制信号，并且响应于所述阈值信号低于所述经调节输出电压而解除断言所述第二控制信号；
电荷泵电路，被配置为产生高于所述输入电压的电源电压，其中所述电荷泵电路响应于所述第二控制信号被解除断言而启用并且由所述第一脉冲控制信号时钟控制，借此所述电源电压的值取决于所述第一脉冲控制信号；
第一传输元件，布置在所述输入节点与所述输出节点之间，其中所述第一传输元件响应于所述第二控制信号被断言而被启用，并且响应于所述第一脉冲控制信号被断言而被选择性地激活以将所述输入节点连接到所述输出节点；以及
第二传输元件，布置在所述电荷泵电路的输出与所述输出节点之间，其中响应于所述第二控制信号被解除断言而选择性地激活所述第二传输元件以将所述电荷泵电路的所述输出连接到所述输出节点。
2.根据权利要求1所述的电路，其中所述第一反馈网络包括低电压时钟控制比较器，所述低电压时钟控制比较器被配置为将所述反馈信号与所述参考信号进行比较，响应于所述参考信号高于所述反馈信号而断言所述第一脉冲控制信号，并且响应于所述参考信号低于所述反馈信号而解除断言所述第一脉冲控制信号。
3.根据权利要求2所述的电路，其中所述低电压时钟控制比较器包括：
多个动态比较器，由相应的时移时钟信号时钟控制，其中所述相应的时钟信号具有相同的时钟周期，并且一个时钟信号相对于另一个时钟信号时移所述相同的时钟周期的一部分，其中所述多个动态比较器中的所述动态比较器被配置为顺序地将所述反馈信号与所述参考信号进行比较，以响应于所述参考信号分别高于和低于所述反馈信号来断言和解除断言相应的输出信号；以及
单稳态电路，被配置为从所述多个动态比较器接收所述输出信号，并且响应于从所述多个动态比较器接收的所述输出信号中的任何输出信号的断言而断言所述第一脉冲控制信号。
4.根据权利要求3所述的电路，其中所述低电压时钟控制比较器包括被配置为产生用于所述多个动态比较器的所述时移时钟信号的环形振荡器。
5.根据权利要求2所述的电路，包括第一电平移位器电路，所述第一电平移位器电路布置在所述低电压时钟控制比较器与所述第一传输元件之间，所述第一电平移位器电路被配置为将所述第一脉冲控制信号从低电压域移位到高电压域，并且响应于所述第二控制信号被断言而将经移位的所述第一脉冲控制信号传播到所述第一传输元件。
6.根据权利要求1所述的电路，其中所述第一反馈网络包括与所述输出节点和接地节点之间的第一电流发生器串联布置的第一电阻，其中所述反馈信号在所述第一电阻和所述第一电流发生器中间的节点处产生。
7.根据权利要求6所述的电路，其中所述第一电流发生器包括可变电流发生器，所述可变电流发生器被配置为产生取决于第一数字控制信号的值的可变电流，借此所述反馈信号取决于所述第一数字控制信号而移位。
8.根据权利要求1所述的电路，其中所述第二反馈网络包括：
第二电阻，与在所述输入节点和接地节点之间的第二电流发生器串联布置，其中所述阈值信号在所述第二电阻和所述第二电流发生器中间的节点处被产生，以及
附加比较器，被配置为将所述经调节输出电压与所述阈值信号进行比较，响应于所述阈值信号高于所述经调节输出电压而断言所述第二控制信号，以及响应于所述阈值信号低于所述经调节输出电压而解除断言所述第二控制信号。
9.根据权利要求8所述的电路，其中所述第二电流发生器包括可变电流发生器，所述可变电流发生器被配置为产生取决于第二数字控制信号的值的可变电流，借此所述阈值信号取决于所述第二数字控制信号而移位。
10.根据权利要求8所述的电路，包括反相器电路和第二电平移位器电路，所述第二电平移位器电路被布置在所述附加比较器和所述第二传输元件之间，以产生所述第二控制信号的补码信号，将所述补码信号从低电压域移位到高电压域，并且将经移位的所述补码信号传播到所述第二传输元件，其中响应于经移位的所述补码信号被断言而激活所述第二传输元件，并且响应于经移位的所述补码信号被解除断言而去激活所述第二传输元件。
11.一种存储器器件，包括：
存储器单元阵列，布置在多个位线和多个字线中，其中每个存储器单元与相应的选择晶体管串联布置在接地端子和对应的所述位线之间，并且每个位线能够选择性地耦合到电源电压轨；
电压调节器电路，包括：
输入节点，被配置为接收输入电压；
输出节点，耦合到所述电源电压轨以向其提供经调节输出电压；
第一反馈网络，被配置为产生指示所述经调节输出电压的反馈信号，并且将所述反馈信号与参考信号进行比较以产生第一脉冲控制信号，其中响应于所述参考信号高于所述反馈信号而断言所述第一脉冲控制信号，并且响应于所述参考信号低于所述反馈信号而解除断言所述第一脉冲控制信号，借此所述第一脉冲控制信号的时间平均值取决于所述参考信号与所述反馈信号之间的差；
第二反馈网络，被配置为产生指示所述输入电压的阈值信号，并且将所述经调节输出电压与所述阈值信号进行比较以产生第二控制信号，其中响应于所述阈值信号高于所述经调节输出电压而断言所述第二控制信号，并且响应于所述阈值信号低于所述经调节输出电压而解除断言所述第二控制信号；
电荷泵电路，被配置为产生高于所述输入电压的电源电压，其中所述电荷泵电路响应于所述第二控制信号被解除断言而启用并且由所述第一脉冲控制信号时钟控制，借此所述电源电压的值取决于所述第一脉冲控制信号；
第一传输元件，布置在所述输入节点与所述输出节点之间，其中所述第一传输元件响应于所述第二控制信号被断言而被启用，并且响应于所述第一脉冲控制信号被断言而被选择性地激活以将所述输入节点连接到所述输出节点；以及
第二传输元件，布置在所述电荷泵电路的输出与所述输出节点之间，其中所述第二传输元件响应于所述第二控制信号被解除断言而选择性地激活以将所述电荷泵电路的输出连接到所述输出节点；
其中响应于所述存储器器件接收到存储器读取命令而选择性地激活所述电压调节器电路以产生所述经调节的输出电压。
12.根据权利要求11所述的存储器器件，其中所述字线能够选择性地耦合到所述电压调节器电路的所述输出节点，所述存储器器件被配置为在从所述存储器器件中的所选择字线的读取操作期间将一个或多个未选择字线耦合到所述电压调节器电路的所述输出节点。
13.根据权利要求12所述的存储器器件，其中：
在耦合到所述电压调节器电路的所述输出节点的所述一个或多个未选择字线处产生经滤波输出电压；
所述电压调节器电路的所述第一反馈网络能够选择性地耦合到所述未选择字线并且被配置为产生指示所述经滤波输出电压的所述反馈信号；以及
所述电压调节器电路的所述第二反馈网络能够选择性地耦合到所述未选择字线并且被配置为将所述经滤波输出电压与所述阈值信号进行比较以产生所述第二控制信号。
14.根据权利要求11所述的存储器器件，其中所述第一反馈网络包括低电压时钟控制比较器，所述低电压时钟控制比较器被配置为将所述反馈信号与所述参考信号进行比较，响应于所述参考信号高于所述反馈信号而断言所述第一脉冲控制信号，并且响应于所述参考信号低于所述反馈信号而解除断言所述第一脉冲控制信号。
15.根据权利要求14所述的存储器器件，其中所述低电压时钟控制比较器包括：
由相应的时移时钟信号时钟控制的多个动态比较器，其中所述相应的时钟信号具有相同的时钟周期，并且一个时钟信号相对于另一个时钟信号时移所述相同的时钟周期的一部分，其中所述多个动态比较器中的所述动态比较器被配置为顺序地将所述反馈信号与所述参考信号进行比较，以响应于所述参考信号分别高于和低于所述反馈信号来断言和解除断言相应的输出信号；以及
单稳态电路，被配置为从所述多个动态比较器接收所述输出信号，并且响应于从所述多个动态比较器接收的所述输出信号中的任何输出信号的断言而断言所述第一脉冲控制信号。
16.根据权利要求15所述的存储器器件，其中所述低电压时钟控制比较器包括被配置为产生用于所述多个动态比较器的所述时移时钟信号的环形振荡器。
17.根据权利要求14所述的存储器器件，其中所述电压调节器电路包括第一电平移位器电路，所述第一电平移位器电路被布置在所述低电压时钟控制比较器与所述第一传输元件之间，所述第一电平移位器电路被配置为将所述第一脉冲控制信号从低电压域移位到高电压域，并且响应于所述第二控制信号被断言而将经移位的所述第一脉冲控制信号传播到所述第一传输元件。
18.根据权利要求11所述的存储器器件，其中所述第一反馈网络包括与在所述输出节点与接地节点之间的第一电流发生器串联布置，其中所述反馈信号在所述第一电阻与所述第一电流发生器中间的节点处被产生。
19.根据权利要求18所述的存储器器件，其中所述第一电流发生器包括可变电流发生器，所述可变电流发生器被配置为产生取决于第一数字控制信号的值的可变电流，借此所述反馈信号取决于所述第一数字控制信号而移位。
20.根据权利要求11所述的存储器器件，其中所述第二反馈网络包括：
第二电阻，与在所述输入节点与接地节点之间的第二电流发生器串联布置，其中所述阈值信号在所述第二电阻和所述第二电流发生器中间的节点处被产生，以及
附加比较器，被配置为将所述经调节输出电压与所述阈值信号进行比较，响应于所述阈值信号高于所述经调节输出电压而断言所述第二控制信号，以及响应于所述阈值信号低于所述经调节输出电压而解除断言所述第二控制信号。
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