JP6763763B2

JP6763763B2 - 電源回路

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Publication number: JP6763763B2
Application number: JP2016249764A
Authority: JP
Inventors: 崇史佐賀; 俊幸永井; 明紀大前
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2016-12-22
Filing date: 2016-12-22
Publication date: 2020-09-30
Anticipated expiration: 2036-12-22
Also published as: WO2018117026A1; CN110121685A; JP2018106286A; CN110121685B; DE112017006477T5; US10747247B2; US20200073421A1

Description

本発明は、出力電圧が瞬間的に大きく低下するアンダーシュートが発生した際にそれを抑制する対策を施した電源回路に関するものである。

従来から、アンダーシュート対策を施した電源回路として、たとえば図４に記載の電源回路３０が知られている（特許文献１）。この電源回路３０において、３１は入力端子、３２は出力端子、３３は接地端子、３４は基準電圧源、３５は誤差増幅器、３６は可変電流源、３７は比較器、Ｍ３１はＰＭＯＳ型の出力トランジスタである。

通常の動作では、出力端子３２と接地端子３３との間に接続された出力電圧検出用の抵抗Ｒ３１，Ｒ３２の共通接続点に得られる帰還電圧ＶＦＢ２と基準電圧源３４で生成された基準電圧ＶＲＥＦ２の差分が誤差増幅器３５で増幅され、その誤差増幅器３５の出力電圧によってＶＦＢ２＝ＶＲＥＦ２になるように出力トランジスタＭ３１のゲートが制御されることで、出力電圧ＶＯＵＴが基準電圧ＶＲＥＦ２に対応した目標値に制御される。

ところで、近年の電源回路においては、多方面（車、家電、産業機器等）から低消費電流の要求が強く、消費電流を増やさず設計することが求められている。消費電流を絞るためには、誤差増幅器の動作電流（テール電流など）などを減らす必要があるが、動作電流を減らすと応答特性が犠牲になり、上記したアンダーシュートに対して迅速な応答を実現することができない。このように、電源回路の低消費電流化には応答特性の向上が課題のひとつとして挙げられる。

そこで、図４の電源回路３０では、誤差増幅器３５に動作電流を供給する電流源として可変電流源３６を接続し、さらに基準電圧源３４で基準電圧ＶＲＥＦ３（ＶＲＥＦ３＜ＶＲＥＦ２）を生成し、この基準電圧ＶＲＥＦ３と帰還電圧ＶＦＢ２を比較する比較器３７を設けてアンダーシュートを検出し、この比較回路３７から出力するブースト信号ＳＢ１によって可変電流源３６の電流値を切り替えるようにしている。

入力電圧ＶＩＮの変動または負荷電流の変動などによって、瞬間的に出力電圧ＶＯＵＴが大きく低下するアンダーシュートが発生してＶＲＥＦ３＞ＶＦＢ２になると、比較器３７でその変化が検出されてその出力信号であるブース信号ＳＢ１が“Ｌ”から“Ｈ”に変化し、可変電流源３６の電流値が、消費電流低減のため小さく絞った通常電流値よりも大きな電流値に切り替えられる。これにより、誤差増幅器３５は動作電流が通常時よりも増大して、出力トランジスタＭ３１のゲートをより大きく駆動し、出力電圧ＶＯＵＴを迅速に上昇させ、アンダーシュートが抑制される。

特開２００７−２８００２５号公報

しかしながら、基準電圧ＶＲＥＦ３と帰還電圧ＶＦＢ２を監視して出力電圧ＶＯＵＴのアンダーシュートを抑制する方法は、アンダーシュート以外の要因で出力電圧ＶＯＵＴが低下するときであっても、それをアンダーシュートとみなして誤差増幅器３４の動作電流が増大する場合があるので、出力電圧ＶＯＵＴの安定性が失われる可能性がある。

図４の回路には過電流保護回路は図示されていないが、たとえば、その過電流保護回路の動作によって出力電圧ＶＯＵＴを低下させるときに、問題が発生する。通常の電源回路は熱暴走による素子破壊を防ぐため過電流保護回路を内蔵している。この過電流保護回路は、出力トランジスタのゲート電圧をモニタし、そのゲート電圧が出力トランジスタの駆動能力を大きくするレベルになったとき、その出力トランジスタの駆動能力を抑制して出力電圧を低下させ、出力電流が一定以上流れないように誤差増幅器を制御するものである。

このことから、過電流保護回路の動作によって出力電圧を低下させると、その出力電圧の低下がアンダーシュートとして検出されて誤差増幅器の動作電流が増大することになる。つまり、出力トランジスタを大きく駆動しようとするアンダーシュート抑制動作と、出力トランジスタの駆動能力を制限しようとする過電流保護動作がぶつかり、回路動作が不安定となる。この結果、過電流保護が正常に行われず、所望の電流制限がかからず素子破壊に至る可能性がある。

本発明は、上記の課題を鑑みてなされたものであり、その目的は、瞬間的な出力電圧低下であるアンダーシュートのみを抑制できるようにして、過電流保護回路動作がアンダーシュート抑制動作に繋がらないようにした電源回路を提供することである。

上記目的を達成するために、請求項１にかかる発明の電源回路は、入力電圧を調整することで出力電圧を生成する出力トランジスタと、前記出力電圧に対応する帰還電圧と基準電圧の差分に応じて前記出力トランジスタの制御電圧を生成する誤差増幅器と、前記制御電圧を監視した結果に応じて前記誤差増幅器を制御して前記制御電圧を制御することで前記出力電圧を低下させる過電流保護回路と、前記出力電圧のアンダーシュートを検出して前記出力トランジスタの前記制御電圧を前記出力電圧の低下が抑制されるよう制御するアンダーシュート検出回路とを備えた電源回路であって、前記誤差増幅器は、前記基準電圧と前記帰還電圧を比較する差動接続トランジスタ対と、該差動接続トランジスタ対に動作電流を供給する電流源と、前記差動接続トランジスタ対の前記比較の結果に応じて前記制御電圧を生成するカレントミラー接続トランジスタ対と、前記差動接続トランジスタ対の各ドレインと前記カレントミラー接続トランジスタ対の各ドレインとの間に接続されたゲート接地型トランジスタ対とを備え、前記過電流保護回路は、前記差動接続トランジスタ対の一方のドレインに前記過電流保護回路の出力信号を印加するよう接続され、前記アンダーシュート検出回路は、前記差動接続トランジスタ対の各ドレイン電圧の差分が閾値を超えると前記差動接続トランジスタ対の動作電流を増大させる、ことを特徴とする。

請求項２にかかる発明は、入力電圧を調整することで出力電圧を生成する出力トランジスタと、前記出力電圧に対応する帰還電圧と基準電圧の差分に応じて前記出力トランジスタの制御電圧を生成する誤差増幅器と、前記制御電圧を監視した結果に応じて前記誤差増幅器を制御して前記制御電圧を制御することで前記出力電圧を低下させる過電流保護回路と、前記出力電圧のアンダーシュートを検出して前記出力トランジスタの前記制御電圧を前記出力電圧の低下が抑制されるよう制御するアンダーシュート検出回路とを備えた電源回路であって、前記誤差増幅器は、前記基準電圧と前記帰還電圧を比較する差動接続トランジスタ対と、該差動接続トランジスタ対に動作電流を供給する電流源と、前記差動接続トランジスタ対の前記比較の結果に応じて前記制御電圧を生成するカレントミラー接続トランジスタ対と、前記差動接続トランジスタ対の各ドレインと前記カレントミラー接続トランジスタ対の各ドレインとの間に接続されたゲート接地型トランジスタ対とを備え、前記過電流保護回路は、前記差動接続トランジスタ対の一方のドレインに前記過電流保護回路の出力信号を印加するよう接続され、前記アンダーシュート検出回路は、前記差動接続トランジスタ対の各ドレイン電圧の差分が閾値を超えると前記出力トランジスタの前記制御電圧を直接制御する、ことを特徴とする。

請求項３にかかる発明は、請求項１又は２に記載の電源回路において、前記差動接続トランジスタ対は、ソースが前記電流源に接続されゲートに前記基準電圧が入力する第１導電型の第１トランジスタと、ソースが前記電流源に接続されゲートに前記帰還電圧が入力する第１導電型の第２トランジスタとで構成され、前記ゲート接地型トランジスタ対は、前記第１トランジスタのドレインにソースが接続されゲートにバイアス電圧が入力する第１導電型の第３トランジスタと、前記第２トランジスタのドレインにソースが接続されゲートに前記バイアス電圧が入力する第１導電型の第４トランジスタとで構成され、前記カレントミラー接続トランジスタ対は、ドレインが前記第３トランジスタのドレインに接続された第２導電型の第５トランジスタと、ドレインとゲートが前記第４トランジスタのドレインと前記第５トランジスタのゲートに接続された第２導電型の第６トランジスタとで構成されている、ことを特徴とする。

請求項４にかかる発明は、請求項１又は２に記載の電源回路において、前記差動接続トランジスタ対は、ソースが前記電流源に接続されゲートに前記基準電圧が入力する第１導電型の第１トランジスタと、ソースが前記電流源に接続されゲートに前記帰還電圧が入力する第１導電型の第２トランジスタとで構成され、前記ゲート接地型トランジスタ対は、前記第１トランジスタのドレインにソースが接続されゲートにバイアス電圧が入力する第１導電型の第３トランジスタと、前記第２トランジスタのドレインにソースが接続されゲートに前記バイアス電圧が入力する第１導電型の第４トランジスタとで構成され、前記カレントミラー接続トランジスタ対は、ドレインが前記第４トランジスタのドレインに接続された第２導電型の第６トランジスタと、ドレインとゲートが前記第３トランジスタのドレインと前記第６トランジスタのゲートに接続された第２導電型の第５トランジスタとで構成されている、ことを特徴とする。

本発明によれば、誤差増幅器の差動接続トランジスタ対とカレントミラー接続トランジスタ対との間にゲート接地型トランジスタ対を接続しているので、差動接続トランジスタ対の各ドレインはほぼ同じ電圧に制御されているが、アンダーシュート発生時には、瞬間的にそのドレイン間の電圧に大きな差分が生じるので、アンダーシュート検出回路によって出力トランジスタの駆動能力増大が行われ、アンダーシュート抑制を実現することができる。差動接続トランジスタ対の動作電流を増大させる場合は、その増大はアンダーシュート発生時のみであり、通常動作時の消費電流を削減することができる。また、過電流保護動作が行われるときは、過電流保護回路によってゲート接地型トランジスタ対のドレイン電流がほぼ同じになるように制御されるので、差動接続トランジスタ対の各ドレインがほぼぼ同じ電圧になり、アンダーシュート検出回路のしきい値が適切に設定されていれば、過電流保護動作がアンダーシュート抑制動作につながるような事態は発生しない。このように本発明によれば、過電流保護動作と分離してアンダーシュートを抑制することができる。

本発明の第１実施例の電源回路の回路図である。本発明の第２実施例の電源回路の回路図である。本発明の第３実施例の電源回路の回路図である。従来の電源回路の回路図である。本発明の第１実施例の電源回路の動作波形図である。

＜第１実施例＞
図１に本発明の第１実施例の電源回路１０を示す。１１は入力電圧ＶＩＮが入力する入力端子、１２は出力電圧ＶＯＵＴが出力する出力端子、１３は接地端子である。Ｍ１，Ｍ２はソースが可変電流源１４に共通接続された差動接続トランジスタ対を構成するＮＭＯＳ型のトランジスタであり、トランジスタＭ１のゲートには基準電圧ＶＲＥＦ１が入力し、トランジスタＭ２のゲートには帰還電圧ＶＦＢ１が入力する。Ｍ３，Ｍ４はＮＭＯＳ型のゲート接地型トランジスタ対を構成する。トランジスタＭ３はソースがトランジスタＭ１のドレインに接続され、トランジスタＭ４はソースがトランジスタＭ２のドレインに接続されており、それぞれのゲートには共通のバイアス電圧ＶＢＩＡＳが入力する。Ｍ５，Ｍ６はトランジスタＭ１，Ｍ２の能動負荷としてのカレントミラー接続トランジスタ対を構成するＰＭＯＳ型のトランジスタである。トランジスタＭ５はソースが入力端子１１に接続されドレインがトランジスタＭ３のドレインに接続されている。トランジスタＭ６はソースが入力端子１１に接続されゲートとドレインがトランジスタＭ５のゲートとトランジスタＭ４のドレインに接続されている。以上のトランジスタＭ１〜Ｍ６によって誤差増幅器が構成されている。

Ｍ７はＰＭＯＳ型の出力トランジスタであり、ソースが入力端子１１に接続され、ゲートがトランジスタＭ３，Ｍ５の共通ドレインに接続され、ドレインが出力端子１２に接続されている。この出力端子１２と接地端子１３の間には、出力電圧ＶＯＵＴ検出用の抵抗Ｒ１，Ｒ２が直列接続され、その抵抗Ｒ１，Ｒ２の共通接続点から帰還電圧ＶＦＢ１が取り出されている。

１５はアンダーシュート検出器であり、トランジスタＭ１のドレインであるノードＡの電圧ＶＡとトランジスタＭ２のドレインであるノードＢの電圧ＶＢを取り込み、その差分（＝ＶＢ−ＶＢ）が予め設定した閾値を超えている期間だけ、可変電流源１４の電流値を通常動作時の電流値よりも大きな電流値に切り替える。１６は過電流保護回路であり、出力トランジスタＭ７のゲート電圧ＶＧ７を取り込み、そのゲート電圧ＶＧ７が所定値よりも低下しているとき、ノードＢの電圧を低くする制御を行う。Ｃ１は出力端子１２と接地端子１３の間に接続された出力電圧ＶＯＵＴ安定化のための出力コンデンサ、２０は出力端子１２と接地端子１３の間に接続された負荷である。

さて、通常動作時は、出力電圧ＶＯＵＴを抵抗Ｒ１，Ｒ２により分圧した帰還電圧ＶＦＢ１と基準電圧ＶＲＥＦ１が、トランジスタＭ１，Ｍ２によって比較される。そして、出力電圧ＶＯＵＴが目標値よりも高いときはＶＲＥＦ１＜ＶＦＢ１となるので、ノードＡ，Ｂの電圧ＶＡ，ＶＢがＶＡ＞ＶＢとなってトランジスタＭ５のドレイン電圧が上昇し、トランジスタＭ７のゲート電圧ＶＧ７が上昇して、出力電圧ＶＯＵＴが低下するような制御が行われる。逆に、出力電圧ＶＯＵＴが目標値よりも低いときはＶＲＥＦ１＞ＶＦＢ１となるので、ＶＡ＜ＶＢとなって、トランジスタＭ５のドレイン電圧が低下し、トランジスタＭ７のゲート電圧ＶＧ７が低下して、出力電圧ＶＯＵＴが高くなるような制御が行われる。

このようにして、出力電圧ＶＯＵＴが基準電圧ＶＲＥＦ１に対応した目標電圧になるような負帰還制御が行われる。このとき、ノードＡ，Ｂの電圧ＶＡ，ＶＢは、ゲート接地型トランジスタ対Ｍ３，Ｍ４により「ＶＢＩＡＳ−ＶＧＳ」（ＶＧＳはトランジスタＭ３，Ｍ４のゲート・ソース間電圧）になるように制御されるので、上記した出力電圧ＶＯＵＴの変動時には、その変動に応じて若干変動して上記した負帰還制御が行われる。

次に、出力電圧ＶＯＵＴが目標電圧となるような通常制御が行われているときに、入力電圧ＶＩＮの急激な低下、あるいは負荷電流の急激な増大によって、瞬間的に出力電圧ＶＯＵＴが大きく低下するアンダーシュート(数ｍｓｅｃ）が発生すると、帰還電圧ＶＦＢ１が瞬時に大きく低下してＶＲＥＦ１＞ＶＦＢ１になり、ゲート接地型トランジスタＭ３，Ｍ４によってほぼ同一電圧に制御されているノードＡ，Ｂの電圧ＶＡ，ＶＢが、一時的にＶＡ＜ＶＢになる。そして、その差分（＝ＶＢ−ＶＡ）の値がアンダーシュート検出器１５の内部に設定した閾値を超えたときは、そのアンダーシュート検出器１５によって可変電流源１４の電流値が通常動作時の電流値よりも大きな電流値に切り替えられる。このため、トランジスタＭ１，Ｍ３のドレイン電流が増大して出力トランジスタＭ７のゲートを放電する電流が増大し、ゲート電圧ＶＧ７が低下してその出力トランジスタＭ７が強く駆動され、出力電圧ＶＯＵＴを瞬時に上昇させる。アンダーシュートの発生から収束までの時間は、可変電流源１４の電流値が大きいほど短くなる。

以上のアンダーシュート発生時の動作波形を図５に示した。（ａ）に示すように、時刻ｔ１において負荷電流ＩＯＵＴがパルス的に急増した場合、そのままでは、出力電圧ＶＯＵＴは、（ｂ）に示すように、時間Ｔ１の期間に電圧Ｖ１だけ低下するようなアンダーシュート波形（ＶＯＵＴ１）となる。これに対し、本実施例では、時刻ｔ１で出力電圧ＶＯＵＴが低下を開始して、アンダーシュート検出回路１５が動作すると、出力トランジスタＭ７の駆動力が瞬時に大きくなり、（ｃ）に示すように、低下する電圧がＶ１からＶ２のように小さくなり、出力電圧ＶＯＵＴの低下が抑制され、電圧低下時間がＴ１からＴ２に短くなるような波形（ＶＯＵＴ２）となる。

ここで、通常動作時に、出力トランジスタＭ７のゲート電圧ＶＧ７が低下して過電流保護回路１６が動作したときは、その過電流保護回路１６によってノードＢの電圧ＶＢを低くして、出力トランジスタＭ７のゲート電圧ＶＧ７を高くし、出力電圧ＶＯＵＴを低下させるような制御が行われる。このときは、ゲート接地型トランジスタＭ３，Ｍ４によって電圧ＶＡ＝ＶＢとなるよう制御されているので、過電流保護回路１６により電圧ＶＢが上昇するレベルはわずかであり、電圧ＶＡ，ＶＢの差分（＝ＶＢ−ＶＡ）がアンダーシュート検出器１５が動作するほどに大きくなることはない。したがって、過電流保護回路１６が動作が正常に行われないような事態が発生することはない。

アンダーシュート抑制動作によって出力トランジスタＭ７のゲート電圧ＶＧ７が低下して過電流保護回路１６が動作したときも、同様に、電圧ＶＡ，ＶＢの差分（＝ＶＢ−ＶＡ）がアンダーシュート検出器１５が再動作するほどに大きくなることはない。

＜第２実施例＞
図２に本発明の第２実施例の電源回路１０Ａを示す。ここでは、電圧ＶＡ、ＶＢの差分を検出するアンダーシュート検出回路１５Ａの出力信号によって出力トランジスタＭ７のゲート電圧ＶＧ７を直接制御するようにしている。また、電流源１４Ａは低消費電流を実現する固定電流を供給する電流源に変更している。

本実施例では、電圧ＶＡ，ＶＢの差分（＝ＶＢ−ＶＡ）がアンダーシュート検出回路１５Ａの閾値を越えたとき、ゲート電圧ＶＧ７を低い電圧に直接制御するので、トランジスタＭ１〜Ｍ６からなる誤差増幅器の動作を経由しないため、電流を切り替える可変電流源１４を使用する場合と比較して、アンダーシュート抑制までの応答速度を高めることができる。

＜第３実施例＞
図３に本発明の第３実施例の電源回路１０Ｂを示す。ここでは、出力トランジスタをＰＭＯＳ型のトランジスタＭ７からＮＭＯＳ型のトランジスタＭ８に置き換えている。このため、誤差増幅器のトランジスタＭ５，Ｍ６のゲートを、トランジスタＭ５のドレインに接続し、トランジスタＭ６のドレインを出力トランジスタＭ８のゲートに接続している。アンダーシュート検出回路１５Ｂは、電圧ＶＡ、ＶＢの差分（＝ＶＢ−ＶＡ）が閾値を越えたときに、出力トランジスタＭ８のゲート電圧ＶＧ８を直接制御して高い電圧にする。過電流検出回路１６Ａは、出力トランジスタＭ８のゲート電圧ＶＧ８が所定値を超えたときに、ノードＡの電圧を高くする制御を行う。本実施例においても、第２実施例と同様に動作する。

１０，１０Ａ，１０Ｂ：電源回路、１１：入力端子、１２：出力端子、１３：接地端子、１４：可変電流源、１４Ａ：固定電流源、１５，１５Ａ，１５Ｂ：アンダーシュート検出回路、１６，１６Ａ：過電流保護回路
３０：電源回路、３１：入力端子、３２：出力端子、３３：接地端子、３４：基準電圧源、３５：誤差増幅器、３６：可変電流源、３７：比較器

Claims

入力電圧を調整することで出力電圧を生成する出力トランジスタと、前記出力電圧に対応する帰還電圧と基準電圧の差分に応じて前記出力トランジスタの制御電圧を生成する誤差増幅器と、前記制御電圧を監視した結果に応じて前記誤差増幅器を制御して前記制御電圧を制御することで前記出力電圧を低下させる過電流保護回路と、前記出力電圧のアンダーシュートを検出して前記出力トランジスタの前記制御電圧を前記出力電圧の低下が抑制されるよう制御するアンダーシュート検出回路とを備えた電源回路であって、
前記誤差増幅器は、前記基準電圧と前記帰還電圧を比較する差動接続トランジスタ対と、該差動接続トランジスタ対に動作電流を供給する電流源と、前記差動接続トランジスタ対の前記比較の結果に応じて前記制御電圧を生成するカレントミラー接続トランジスタ対と、前記差動接続トランジスタ対の各ドレインと前記カレントミラー接続トランジスタ対の各ドレインとの間に接続されたゲート接地型トランジスタ対とを備え、
前記過電流保護回路は、前記差動接続トランジスタ対の一方のドレインに前記過電流保護回路の出力信号を印加するよう接続され、
前記アンダーシュート検出回路は、前記差動接続トランジスタ対の各ドレイン電圧の差分が閾値を超えると前記差動接続トランジスタ対の動作電流を増大させる、
ことを特徴とする電源回路。
入力電圧を調整することで出力電圧を生成する出力トランジスタと、前記出力電圧に対応する帰還電圧と基準電圧の差分に応じて前記出力トランジスタの制御電圧を生成する誤差増幅器と、前記制御電圧を監視した結果に応じて前記誤差増幅器を制御して前記制御電圧を制御することで前記出力電圧を低下させる過電流保護回路と、前記出力電圧のアンダーシュートを検出して前記出力トランジスタの前記制御電圧を前記出力電圧の低下が抑制されるよう制御するアンダーシュート検出回路とを備えた電源回路であって、
前記誤差増幅器は、前記基準電圧と前記帰還電圧を比較する差動接続トランジスタ対と、該差動接続トランジスタ対に動作電流を供給する電流源と、前記差動接続トランジスタ対の前記比較の結果に応じて前記制御電圧を生成するカレントミラー接続トランジスタ対と、前記差動接続トランジスタ対の各ドレインと前記カレントミラー接続トランジスタ対の各ドレインとの間に接続されたゲート接地型トランジスタ対とを備え、
前記過電流保護回路は、前記差動接続トランジスタ対の一方のドレインに前記過電流保護回路の出力信号を印加するよう接続され、
前記アンダーシュート検出回路は、前記差動接続トランジスタ対の各ドレイン電圧の差分が閾値を超えると前記出力トランジスタの前記制御電圧を直接制御する、
ことを特徴とする電源回路。
請求項１又は２に記載の電源回路において、
前記差動接続トランジスタ対は、ソースが前記電流源に接続されゲートに前記基準電圧が入力する第１導電型の第１トランジスタと、ソースが前記電流源に接続されゲートに前記帰還電圧が入力する第１導電型の第２トランジスタとで構成され、
前記ゲート接地型トランジスタ対は、前記第１トランジスタのドレインにソースが接続されゲートにバイアス電圧が入力する第１導電型の第３トランジスタと、前記第２トランジスタのドレインにソースが接続されゲートに前記バイアス電圧が入力する第１導電型の第４トランジスタとで構成され、
前記カレントミラー接続トランジスタ対は、ドレインが前記第３トランジスタのドレインに接続された第２導電型の第５トランジスタと、ドレインとゲートが前記第４トランジスタのドレインと前記第５トランジスタのゲートに接続された第２導電型の第６トランジスタとで構成されている、
ことを特徴とする電源回路。
請求項１又は２に記載の電源回路において、
前記差動接続トランジスタ対は、ソースが前記電流源に接続されゲートに前記基準電圧が入力する第１導電型の第１トランジスタと、ソースが前記電流源に接続されゲートに前記帰還電圧が入力する第１導電型の第２トランジスタとで構成され、
前記ゲート接地型トランジスタ対は、前記第１トランジスタのドレインにソースが接続されゲートにバイアス電圧が入力する第１導電型の第３トランジスタと、前記第２トランジスタのドレインにソースが接続されゲートに前記バイアス電圧が入力する第１導電型の第４トランジスタとで構成され、
前記カレントミラー接続トランジスタ対は、ドレインが前記第４トランジスタのドレインに接続された第２導電型の第６トランジスタと、ドレインとゲートが前記第３トランジスタのドレインと前記第６トランジスタのゲートに接続された第２導電型の第５トランジスタとで構成されている、
ことを特徴とする電源回路。