JPH10293161A - 半導体装置 - Google Patents

半導体装置

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JPH10293161A
JPH10293161A JP9116494A JP11649497A JPH10293161A JP H10293161 A JPH10293161 A JP H10293161A JP 9116494 A JP9116494 A JP 9116494A JP 11649497 A JP11649497 A JP 11649497A JP H10293161 A JPH10293161 A JP H10293161A
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Abstract

(57)【要約】 【課題】ＣＭＯＳ集積回路で、ＩＤＤＱ試験用の電源電
流の測定値の選出作業を簡略にし、高い故障検出率を得
るとともに試験時間を短くする半導体装置の提供。 【解決手段】ＣＭＯＳ集積回路内のＣＭＯＳゲートのＰ
型トランジスタ側の電源線の供給を遮断するＰ型トラン
ジスタ及びその制御線ＰＯＦＦと、ＣＭＯＳゲートの出
力をプルアップするＰ型トランジスタ及びその制御線Ｐ
ＯＮ*と、Ｎ型トランジスタ側のグランド線の供給を遮
断するＮ型トランジスタ及びその制御線ＮＯＦＦ*と、
ＣＭＯＳゲートの出力をプルダウンするＮ型トランジス
タ及びその制御線ＮＯＮを配置し、制御信号ＰＯＦＦ、
ＰＯＮ*、ＮＯＦＦ*、ＮＯＮを制御してＣＭＯＳ集積回
路内の全てのノードを論理値１または論理値０に固定し
て電源電流を測定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にＣＭＯＳ回路で構成される半導体装置に関する。
【０００２】
【従来の技術】ＣＭＯＳ集積回路の試験方法として、最
も一般的に行われている方法は、ＣＭＯＳ集積回路の外
部入力端子から予め決められた端子入力値の列、即ちテ
ストパターン列を与え、その結果としてＣＭＯＳ集積回
路の外部出力端子の端子出力値を期待値パターンと比較
して内部論理機能の故障が無いことを確認するものであ
り、一般に、「ファンクション試験」と呼ばれる。
【０００３】この試験方法によるＣＭＯＳ集積回路内部
の故障の検出は次の手順で行われる。まず、テストパタ
ーン列を入力し、故障の影響を活性化させる。これを
「故障の顕在化」とも呼ぶ。
【０００４】さらにテストパターン列を入力し、活性化
されたノードの故障の値を出力端子のいずれかに伝搬さ
せる。
【０００５】以上の手順について図面を参照して説明す
る。図９は、従来技術によるＣＭＯＳ集積回路で使用さ
れる論理ゲートの代表として２ＮＡＮＤゲート１と２Ｎ
ＯＲゲート２との回路構成を示したものである。
【０００６】２ＮＡＮＤゲート１は、ＰチャネルＭＯＳ
トランジスタ（「Ｐ型トランジスタ」という）１ａとＮ
チャネルＭＯＳトランジスタ（「Ｎ型トランジスタ」と
いう）１ｃのゲート入力は一般に同電位、すなわち短絡
される。同様に、Ｐ型トランジスタ１ｂとＮ型トランジ
スタ１ｄのゲート入力も一般に同電位である。したがっ
て、Ｐ型トランジスタ１ａとＰ型トランジスタ１ｂのい
ずれかのゲート入力が論理値０であるなら、いずれかの
Ｐ型トランジスタがオン状態となり２ＮＡＮＤのゲート
出力１ｅは電源線ＶＤＤ３に接続され、Ｎ型トランジス
タ１ｃとＮ型トランジスタ１ｄのいずれかのゲート入力
が論理値０でありいずれかのＮ型トランジスタがオフ状
態となり、２ＮＡＮＤのゲート出力１ｅとグランド線４
は切り離されるので、２ＮＡＮＤのゲート出力１ｅは論
理値１となる。また、Ｐ型トランジスタ１ａとＰ型トラ
ンジスタ１ｂの両方のゲート入力が論理値１であるな
ら、両方のＰ型トランジスタがオフ状態となると同時に
Ｎ型トランジスタ１ｃとＮ型トランジスタ１ｄの両方の
ゲート入力が論理値１であり両方のＮ型トランジスタが
オン状態となるので２ＮＡＮＤのゲート出力１ｅは論理
値０となる。
【０００７】２ＮＯＲゲート２では、Ｐ型トランジスタ
２ｃとＮ型トランジスタ２ａのゲート入力は一般に同電
位、すなわち短絡される。同様に、Ｐ型トランジスタ２
ｄとＮ型トランジスタ２ｂのゲート入力も一般に同電位
である。したがって、Ｐ型トランジスタ２ｃとＰ型トラ
ンジスタ２ｄのいずれかのゲート入力が論理値１である
なら、いずれかのＮ型トランジスタがオン状態となり、
２ＮＯＲのゲート出力２ｅはグランド線４に接続され、
Ｐ型トランジスタ２ｃとＰ型トランジスタ２ｄのいずれ
かのゲート入力が論理値１でありいずれかのＰ型トラン
ジスタがオフ状態となり２ＮＯＲのゲート出力２ｅと電
源線３は切り離されるので２ＮＯＲのゲート出力２ｅは
論理値０となる。また、Ｎ型トランジスタ２ａとＮ型ト
ランジスタ２ｂの両方のゲート入力が論理値０であるな
ら両方のＮ型トランジスタがオフ状態となると同時にＰ
型トランジスタ２ｃとＰ型トランジスタ２ｄの両方のゲ
ート入力が論理値０であり両方のＰ型トランジスタがオ
ン状態となるので２ＮＯＲのゲート出力２ｅは論理値１
となる。
【０００８】図１０は、順序回路及び組合せ回路１０１
と２ＮＡＮＤゲート１で構成される従来技術によるＣＭ
ＯＳ集積回路の構成の一例を模式的に表したものであ
る。図１０において、外部入力端子１０２と外部出力端
子１０３はそれぞれ順序回路及び組合せ回路１０１への
入力と順序回路及び組合せ回路１０１からの出力であ
る。また、２ＮＡＮＤゲート１の出力に抵抗を通じて電
源線３に短絡する１縮退故障（ｓｔｕｃｋ−ａｔ−１）
１０４がある。
【０００９】たとえば１縮退故障１０４を検出する場合
には、２ＮＡＮＤゲート１の出力にグランド線の電位す
なわち論理値０をドライブするようなテストパターン列
を外部入力端子１０２から入力する。２ＮＡＮＤゲート
１の出力は電源線３に１縮退故障１０４により短絡して
いるので、たとえ論理値０をドライブしても、２ＮＡＮ
Ｄゲート１の出力抵抗が１縮退故障１０４の抵抗よりも
大きい場合、論理値１の状態になる。
【００１０】したがって２ＮＡＮＤゲート１の出力の値
は、良品すなわち、故障の無い場合とは違った状態にな
る。これで、故障の活性化が完了したことになる。
【００１１】次に、活性化された１縮退故障１０４の影
響が外部出力端子１０３に現れるまで、すなわち１縮退
故障１０４の影響が外部出力端子１０３に伝搬するまで
テストパターン列を外部入力端子１０２から入力する。
【００１２】もしも、活性化された１縮退故障１０４の
影響が外部出力端子１０３に現れる以前に、順序回路及
び組合せ回路１０１に保持されている１縮退故障１０４
の影響の消滅かつ１縮退故障１０４が非活性化してしま
った場合には、再度、１縮退故障１０４の活性化の過程
を繰り返さなければならない。
【００１３】順序回路及び組合せ回路１０１の回路規模
が大きくなればなるほど、すなわち、集積化がすすめば
進むほど、この繰り返し（１縮退故障１０４の活性化の
過程の繰り返し）は、頻繁に発生するようになるととも
に、故障の活性化とその影響の伝搬に必要な入力パター
ン列は大きくなる傾向がある。
【００１４】また順序回路及び組合せ回路１０１の回路
規模が大きくなるにしたがい、より効率良く多くの故障
を検出するための入力パターン列の生成も困難になる。
【００１５】これらのファンクション試験の問題点を補
う手段として、静的な電源電流測定によりＣＭＯＳ集積
回路内を故障検出する試験方法、通称、「ＩＤＤＱ試
験」（ＩＤＤＱは、「VDD supply current Quiescen
t」の意味）が導入されつつある。
【００１６】このＩＤＤＱ試験の原理を図面を参照して
説明する。前述した図１０における１縮退故障１０４の
場合、２ＮＡＮＤゲート１の出力にグランド線の電位す
なわち論理値０をドライブするようなテストパターン
列、すなわち２ＮＡＮＤゲート１の入力の両方に論理値
１を与えるようなテストパターン列を外部入力端子１０
２から入力する。
【００１７】２ＮＡＮＤゲート１の出力は、電源線３に
１縮退故障１０４により短絡して電源線とグランド線の
間に電流が生じるので、この時点で、電源電流を測定す
ることによって、１縮退故障１０４を検出することがで
きる。
【００１８】ＩＤＤＱ試験がファンクション試験と相違
する点は、ＩＤＤＱ試験では、活性化した故障を外部出
力端子まで伝搬させる必要がなく、活性化した時点でそ
の故障が検出されるということである。
【００１９】図１２は、２ＮＡＮＤゲート１の出力に抵
抗を通じてグランド線４に短絡する０縮退故障（ｓｔｕ
ｃｋ−ａｔ−０）１０５がある回路を示している。この
場合、２ＮＡＮＤゲート１の出力に電源線の電位すなわ
ち論理値１をドライブするようなテストパターン列、し
たがって２ＮＡＮＤゲート１の入力のどちらか一方に論
理値０を与えるようなテストパターン列を外部入力端子
１０２から入力する。２ＮＡＮＤゲート１の出力は電源
線に接続されるが、０縮退故障１０５により短絡して電
源線とグランド線の間に電流が生じるので、この時点で
電源電流を測定することによって０縮退故障１０５を検
出することができる。
【００２０】図１１は、２ＮＯＲゲート２の出力に抵抗
を通じて電源線３に短絡する１縮退故障１０４がある例
を示している。この場合、２ＮＯＲゲート２の出力にグ
ランド線の電位すなわち論理値０をドライブするような
テストパターン列、したがって２ＮＯＲゲート２の入力
のどちらか一方に論理値１を与えるようなテストパター
ン列を外部入力端子１０２から入力する。２ＮＯＲゲー
ト２の出力はグランド線に接続されるが１縮退故障１０
４より短絡して電源線とグランド線の間に電流が生じる
ので、この時点で電源電流を測定することによって１縮
退故障１０４を検出することができる。
【００２１】図１３は、２ＮＯＲゲート２の出力に抵抗
を通じてグランド線４に短絡する０縮退故障１０５があ
る例を示している。この場合、２ＮＯＲゲート２の出力
に電源線の電位すなわち論理値１をドライブするような
テストパターン列、したがって２ＮＯＲゲート２の入力
の両方に論理値０を与えるようなテストパターン列を外
部入力端子１０２から入力する。２ＮＯＲゲート２の出
力は電源線に接続されるが０縮退故障１０５により短絡
して電源線とグランド線の間に電流が生じるので、この
時点で電源電流を測定することによって０縮退故障１０
５を検出することができる。
【００２２】通常、ＬＳＩテスタでは、一回の電源電流
測定には、測定系の安定に時間を要することから、数百
μ秒から数ｍ秒の時間がかかるため、ＩＤＤＱ試験では
テストパターン列の全てについて電源電流を測定するこ
とは、試験時間の点から不可能である。
【００２３】このため、ＩＤＤＱ試験では、最も多くの
故障を、最も少ない電源電流の測定回数で検出できるよ
うな、測定点をテストパターン列から選出するか、ＩＤ
ＤＱ試験専用のテストパターンを生成することが、通常
行われている。
【００２４】例えば特開平６−１１８１３１号公報に
は、ＩＤＤＱ試験専用テストパターンを生成するため
の、集積回路のテスト方法として、集積回路の内部ゲー
トまたはトランジスタの出力信号により、論理値０と論
理値１の２つの状態を示すノード数と全ノード数との割
合Ｔが既知であるテストパターンを用いて各テストパタ
ーンアドレスごとに静止電源電流測定を行い、基準値と
の比較判定を行う、集積回路のテスト方法が提案されて
いる。このテスト方法では、テストパターン列の各点で
テストの対象となるＣＭＯＳ集積回路内の全てのノード
の論理値をシミュレーションにより調べ、論理値１と論
理値０の両方の値をとるノードの数が所定の数に達する
までテストパターンの生成を繰り返すため、最終的に
は、故障検出率は所定の値に達することができる。しか
しながら、電源電流の測定点の数はＣＭＯＳ集積回路に
依存しており、電源電流測定点の数に現実的に限りのあ
る実際のＬＳＩテスターで使用するテストパターン列の
生成には適さない。
【００２５】また、ファンクション試験用のテストパタ
ーン列からＩＤＤＱ試験に最も適した測定点を選択する
手法でも、ＩＤＤＱ試験による故障検出率は、ＣＭＯＳ
集積回路とそのテストパターン列の内容に強く依存す
る。例えばデコーダ回路など内部状態がデコード値の組
合せの数だけ存在する回路では、その全ての組合せにて
電源電流の測定を行わない限り、完全な故障検出率は得
られない。
【００２６】また、テストパターン列の中で頻繁にＣＭ
ＯＳ集積回路の初期化を行っているような場合、前回の
初期化した状態で、電源電流を測定したのなら、初期化
を行った時点でＣＭＯＳ集積回路の内部状態は、前回初
期化した状態と同じになってしまうために、ＩＤＤＱ試
験では、何ら新たな故障を検出することがなくなる。す
なわち故障検出率には全く貢献しなくなる。
【００２７】
【発明が解決しようとする課題】以上説明したように、
上記従来の方法は、下記記載の問題点を有している。
【００２８】（１）第１の問題点は、ＩＤＤＱ試験用の
電源電流の測定点を選出する作業もしくはＩＤＤＱ試験
専用のテストパターン列を生成する作業が時間を要する
ということである。
【００２９】その理由は、既存のテストパターン列から
電源電流の測定点を選出する場合、全パターンから、未
検出の故障を最も多く活用化される複数の点の組合せを
選出することになるので、その検索作業の量が大きくな
るからであり、またＩＤＤＱ試験専用のテストパターン
列を生成する作業では、テスト対象のＣＭＯＳ集積回路
の内部の各ノードを未検出の故障を最も多く活用化され
るように制御しなければならないからでもある。そして
ＣＭＯＳ集積回路の論理機能が都合良く構成されていな
い場合に、同時に活用化できる故障の数が限られてくる
こともその理由の一つである。
【００３０】（２）第２の問題点は、少ない電源電流の
測定点で高い故障検出率を得られるとは限らないことで
ある。
【００３１】その理由は、既存のテストパターン列から
電源電流の測定点を選出する場合には、たとえばテスト
対象のＣＭＯＳ集積回路に対して初期化を実行するパタ
ーン列が複数入力されていた場合などＣＭＯＳ集積回路
内部の状態がかつて現れたものと同一になると、ＩＤＤ
Ｑ試験による未検出故障を全く検出できなくなるという
具合に、一般に、ＩＤＤＱ試験の故障検出率は、テスト
パターン列の内容に依存するからである。
【００３２】（３）第３の問題点は、電源電流の測定
は、ファンクション試験に比べて試験時間が長く、多く
の測定を行えないということである。
【００３３】その理由は、一般に、電源電流の測定で
は、電源線に発生する電流を抵抗値の小さい抵抗にて電
圧に変換し、その電圧量を増幅して測定するが、電源線
自体に大きなインピーダンスが存在することと、測定系
自体にもインピーダンスが存在することから、測定値の
安定に時間を要するからである。
【００３４】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ＩＤＤＱ試験用
の電源電流の測定点の選出作業の一切を省略することが
できるＣＭＯＳ集積回路を提供することにある。
【００３５】本発明の他の目的は、２つの電源電流の測
定点で縮退故障について１００％の故障検出率を得るＣ
ＭＯＳ集積回路を提供することである。
【００３６】本発明のさらに別の目的は、少ない電源電
流の測定点でブリッジ故障について高い故障検出率を得
るＣＭＯＳ集積回路を提供することである。
【００３７】本発明のさらに別の目的は、試験時間を短
縮するＣＭＯＳ集積回路を提供することである。
【００３８】
【課題を解決するための手段】前記目的を達成するた
め、本願第１発明の半導体装置は、構成要素である各Ｃ
ＭＯＳゲートが、１縮退故障をテストするモード時にソ
ースの供給すなわち正電荷の供給を遮断するＰ型トラン
ジスタ及びその制御線と、０縮退故障をテストするモー
ド時に前記ＣＭＯＳゲートの出力をプルアップするＰ型
トランジスタ及びその制御線と、を有し、０縮退故障を
テストするモード時に、ソースの供給すなわち負電荷の
供給を遮断するＮ型トランジスタ及びその制御線と、１
縮退故障をテストするモード時に前記ＣＭＯＳゲートの
出力をプルダウンするＮ型トランジスタ及びその制御線
と、を有することを特徴とする。
【００３９】また、本願第２発明の半導体装置において
は、１縮退故障をテストするモード時にソースの供給す
なわち正電荷の供給を遮断するＰ型トランジスタを制御
する信号と、０縮退故障をテストするモード時に前記Ｃ
ＭＯＳゲートの出力をプルアップするＰ型トランジスタ
を制御する信号と、０縮退故障をテストするモード時に
ソースの供給すなわち負電荷の供給を遮断するＮ型トラ
ンジスタを制御する信号と、１縮退故障をテストするモ
ード時に前記ＣＭＯＳゲートの出力をプルダウンするＰ
型トランジスタを制御する信号を外部端子から入力でき
るようにしたことを特徴とする。
【００４０】また、本願第３発明の半導体装置において
は、１縮退故障をテストするモード時にソースの供給す
なわち正電荷の供給を遮断するＰ型トランジスタを制御
する信号と、０縮退故障をテストするモード時に前記Ｃ
ＭＯＳゲートの出力をプルアップするＰ型トランジスタ
を制御する信号と、０縮退故障をテストするモード時に
ソースの供給すなわち負電荷の供給を遮断するＮ型トラ
ンジスタを制御する信号と、１縮退故障をテストするモ
ード時に前記ＣＭＯＳゲートの出力をプルダウンするＰ
型トランジスタを制御する信号を内部回路が制御できる
ようにしたことを特徴とする。
【００４１】また、本願第４発明の半導体装置において
は、ある特定のゲートの出力を選択的にプルアップして
その他の全てのゲートの出力をプルダウンするかもしく
は、ある特定のゲートの出力を選択的にプルダウンして
その他の全てのゲートの出力をプルアップできるよう
に、ソースの供給すなわち正電荷の供給を遮断するＰ型
トランジスタを制御する信号と、ゲートの出力をプルア
ップするＰ型トランジスタを制御する信号と、ソースの
供給すなわち負電荷の供給を遮断するＮ型トランジスタ
を制御する信号と、ゲートの出力をプルダウンするＰ型
トランジスタを制御する信号を複数に分割してそれぞれ
独立に制御できるようにしたことを特徴とする。
【００４２】本願第５発明の半導体装置は、ＣＭＯＳゲ
ートの高位側電源側端のＰチャネルＭＯＳトランジスタ
のソース端子と前記高位側電源線との間に接続された第
１のスイッチ素子及び前記第１のスイッチ素子のオン・
オフを制御する第１の制御線と、前記ＣＭＯＳゲートの
低位側電源側端のＮチャネルＭＯＳトランジスタのソー
ス端子と前記低位側電源線との間に接続された第２のス
イッチ素子及び前記第２のスイッチ素子のオン・オフを
制御する第２の制御線と、前記ＣＭＯＳゲート出力を前
記高位側電源電位側にプルアップする第３のスイッチ素
子及び前記第３のスイッチ素子のオン・オフを制御する
第３の制御線と、前記ＣＭＯＳゲート出力を前記低位側
電源電位側にプルダウンする第４のスイッチ素子及び前
記第４のスイッチ素子のオン・オフを制御する第４の制
御線と、を備えたことを特徴とする。
【００４３】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体装置は、その好ましい実施
の形態において、２ＮＡＮＤや２ＯＲで代表されるＣＭ
ＯＳゲートの高位側電源（ＶＤＤ）側端のＰ型トランジ
スタのソース端子と高位側電源（ＶＤＤ）線との間に接
続され第１のスイッチ素子として作用するＰ型トランジ
スタ及び前記第１のスイッチ素子のオン・オフを制御す
る第１の制御線（ＰＯＦＦ）と、ＣＭＯＳゲートの低位
側電源（ＧＮＤ）側端のＮチャネルＭＯＳトランジスタ
のソース端子と低位側電源（ＧＮＤ）線との間に接続さ
れ第２のスイッチ素子として作用するＮ型トランジスタ
及び前記第２のスイッチ素子のオン・オフを制御する第
２の制御線（ＮＯＦＦ*）と、ＣＭＯＳゲート出力を高
位側電源電位側にプルアップする第３のスイッチ素子と
して作用するＰ型トランジスタ及び前記第３のスイッチ
素子のオン・オフを制御する第３の制御線（ＰＯＮ*）
と、ＣＭＯＳゲート出力を低位側電源電位側にプルダウ
ンする第４のスイッチ素子として作用するＮ型トランジ
スタ及び前記第４のスイッチ素子のオン・オフを制御す
る第４の制御線（ＮＯＮ）と、を備える。
【００４４】０縮退故障テスト時には、第３のスイッチ
素子をオンとし、第４のスイッチをオフとし、第２のス
イッチをオフ状態とし、ＣＭＯＳデバイス内の全てのゲ
ート出力を高位側電源電位とし、この状態で、試験装置
により電源電流を測定して０縮退故障検出が行われる。
一方、１縮退故障テスト時、第３のスイッチ素子をオフ
とし、第４のスイッチをオンとし、第１のスイッチをオ
フ状態とし、ＣＭＯＳデバイス内の全てのゲート出力を
低位側電源電位とし、この状態で、試験装置により電源
電流を測定して０縮退故障検出が行われる。上記した実
施の形態について更に詳細に説明すべく、以下、各種実
施例に即して説明する。
【００４５】
【実施例】本発明の実施例について図面を参照して以下
に説明する。
【００４６】［実施例１］図１は、本発明を適用した半
導体装置の一実施例の構成を示す図である。図１を参照
すると、論理回路の代表として、２ＮＡＮＤ１１と、２
ＮＯＲ１２の構成が示されている。
【００４７】２ＮＡＮＤ１１は、Ｐ型トランジスタ側の
ソースの供給、すなわち電源線３の供給を遮断するＰ型
トランジスタ１１ａ及びその制御信号ＰＯＦＦ１３と、
２ＮＡＮＤのゲート出力１ｅをプルアップするＰ型トラ
ンジスタ１１ｂ及びその制御信号ＰＯＮ*１４と、Ｎ型
トランジスタ側のソースの供給、すなわちグランド線４
の供給を遮断するＮ型トランジスタ１１ｃ及びその制御
信号ＮＯＦＦ*１５と、２ＮＡＮＤのゲート出力１ｅを
プルダウンするＮ型トランジスタ１１ｄ及びその制御信
号ＮＯＮ１６を有する。
【００４８】２ＮＯＲ１２はＰ型トランジスタ側のソー
スの供給、つまり電源線３の供給を遮断するＰ型トラン
ジスタ１２ａ及びその制御信号ＰＯＦＦ１３と、２ＮＯ
Ｒのゲート出力２ｅをプルアップするＰ型トランジスタ
１２ｂ及びその制御信号ＰＯＮ*１４と、Ｎ型トランジ
スタ側のソースの供給、すなわちグランド線４の供給を
遮断するＮ型トランジスタ１２ｃ及びその制御信号ＮＯ
ＦＦ*１５と、２ＮＯＲのゲート出力２ｅをプルダウン
するＮ型トランジスタ１２ｄ及びその制御信号ＮＯＮ１
６を有する。
【００４９】図１に示した本実施例の回路の動作につい
て説明する。
【００５０】通常動作時、２ＮＡＮＤのゲート出力１ｅ
と２ＮＯＲのゲート出力２ｅを、プルアップするＰ型ト
ランジスタ１１ｂ、１２ｂと、プルダウンするＮ型トラ
ンジスタ１１ｄ、１２ｄをオフにするために、制御信号
ＰＯＮ*１４に論理値１を入力し、制御信号ＮＯＮ１６
に論理値０を入力する。
【００５１】また、Ｐ型トランジスタ側のソースの供
給、つまり電源線３の供給を遮断するＰ型トランジスタ
１１ａ及びＰ型トランジスタ１２ａと、Ｎ型トランジス
タ側のソースの供給、つまりグランド線４の供給を遮断
するＮ型トランジスタ１１ｃ及びＮ型トランジスタ１２
ｃをオンにするために、制御信号ＰＯＦＦ１３に論理値
０を入力し、制御信号ＮＯＦＦ*１５に論理値１を入力
する。
【００５２】０縮退故障をテストするときは、２ＮＡＮ
Ｄのゲート出力１ｅと２ＮＯＲのゲート出力２ｅをプル
アップするＰ型トランジスタ１１ｂ及びＰ型トランジス
タ１２ｂをオンにするために、制御信号ＰＯＮ*１４に
論理値０を入力し、２ＮＡＮＤのゲート出力１ｅと２Ｎ
ＯＲのゲート出力２ｅをプルダウンするＮ型トランジス
タ１１ｄ及びＮ型トランジスタ１２ｄをオフにするため
に、制御信号ＮＯＮ１６に論理値０を入力し、Ｎ型トラ
ンジスタ側のソースの供給、つまりグランド線４の供給
を遮断するＮ型トランジスタ１１ｃ及びＮ型トランジス
タ１２ｃをオフにするために、制御信号ＮＯＦＦ*１５
に論理値０を入力する。
【００５３】このとき、Ｐ型トランジスタ側ソースの供
給つまり電源線３の供給を遮断するＰ型トランジスタ１
１ａとＰ型トランジスタ１２ａは、オンでもオフでも、
テストには影響しない。
【００５４】１縮退故障をテストするとき、２ＮＡＮＤ
のゲート出力１ｅと２ＮＯＲのゲート出力２ｅをプルダ
ウンするＮ型トランジスタ１１ｄとＮ型トランジスタ１
２ｄをオンにするするために、制御信号ＮＯＮ１６に論
理値１を入力し、２ＮＡＮＤのゲート出力１ｅと２ＮＯ
Ｒのゲート出力２ｅをプルアップするＰ型トランジスタ
１１ｂとＰ型トランジスタ１２ｂをオフにするために、
制御信号ＰＯＮ*１４に論理値１を入力し、Ｐ型トラン
ジスタ側のソースの供給、つまり電源線３の供給を遮断
するＰ型トランジスタ１１ａとＰ型トランジスタ１２ａ
をオフにするために、制御信号ＰＯＦＦ１３に論理値１
を入力する。
【００５５】このとき、Ｎ型トランジスタ側ソースの供
給つまりグランド線４の供給を遮断するＮ型トランジス
タ１１ｃとＮ型トランジスタ１２ｃは、オンでもオフで
も、テストには影響しない。
【００５６】つぎに、様々な故障の例を用いて、本発明
の半導体装置の動作を具体的に説明する。
【００５７】図２は、順序回路及び組合せ回路１１１と
２ＮＡＮＤゲート１１で構成されるＣＭＯＳ回路に本発
明を適用したＣＭＯＳ集積回路の一例を模式的に表した
ものである。
【００５８】図２において、外部入力端子１１２と外部
出力端子１１３は、それぞれ順序回路及び組合せ回路１
１１への入力と順序回路及び組合せ回路１１１からの出
力である。２ＮＡＮＤのゲート出力１ｅに抵抗を通じて
電源線３に短絡する１縮退故障１１４がある。
【００５９】たとえば１縮退故障１１４を検出する場合
には、２ＮＡＮＤのゲート出力１ｅをプルダウンするた
めに、制御信号ＮＯＮ１６に、論理値１を入力し、制御
信号ＰＯＮ*１４に論理値１を入力し、制御信号ＰＯＦ
Ｆ１３に論理値１を入力する。このとき、２ＮＡＮＤの
ゲート出力１ｅと１縮退故障１１４の間に電流が流れ、
これが電源電流となるので、ここで電源電流を測定すれ
ば１縮退故障１１４を検出することができる。
【００６０】図３は、順序回路及び組合せ回路１２１と
２ＮＯＲゲート１２で構成される回路に本発明を適用し
たＣＭＯＳ集積回路の構造の一例を模式的に表したもの
である。
【００６１】図３において、外部入力端子１２２と外部
出力端子１２３は、それぞれ順序回路及び組合せ回路１
２１への入力と順序回路及び組合せ回路１２１からの出
力である。また、２ＮＡＮＤのゲート出力２ｅに抵抗を
通じて電源線３に短絡する１縮退故障１２４がある。
【００６２】たとえば１縮退故障１２４を検出する場合
には２ＮＯＲのゲート出力２ｅをプルダウンするために
制御信号ＮＯＮ１６に論理値１を入力し、制御信号ＰＯ
Ｎ*１４に論理値１を入力し、制御信号ＰＯＦＦ１３に
論理値１を入力する。このとき２ＮＯＲのゲート出力１
ｅと１縮退故障１２４の間に電流が流れ、これが電源電
流となるので、ここで電源電流を測定すれば、１縮退故
障１１４を検出することができる。
【００６３】図４は、順序回路及び組合せ回路１１１と
２ＮＡＮＤゲート１１で構成される回路に本発明を適用
したＣＭＯＳ集積回路の構造の一例を模式的に表したも
のである。
【００６４】図４において、外部入力端子１１２と外部
出力端子１１３はそれぞれ順序回路及び組合せ回路１１
１への入力と順序回路及び組合せ回路１１１からの出力
である。また、２ＮＡＮＤのゲート出力１ｅに抵抗を通
じて電源線４に短絡する０縮退故障１１５がある。
【００６５】たとえば０縮退故障１１５を検出する場合
には２ＮＡＮＤのゲート出力１ｅをプルアップするため
に制御信号ＰＯＮ*１４に論理値０を入力し、制御信号
ＮＯＮ１６に論理値０を入力し、制御信号ＮＯＦＦ*１
３に論理値０を入力する。このとき２ＮＡＮＤのゲート
出力１ｅと０縮退故障１１５の間に電流が流れ、これが
電源電流となるので、ここで電源電流を測定すれば、０
縮退故障１１５を検出することができる。
【００６６】図５は、順序回路及び組合せ回路１２１と
２ＮＯＲゲート１２で構成される回路に本発明を適用し
たＣＭＯＳ集積回路の構造の一例を模式的に表したもの
である。
【００６７】図５において、外部入力端子１２２と外部
出力端子１２３はそれぞれ順序回路及び組合せ回路１２
１への入力と順序回路及び組合せ回路１２１からの出力
である。また、２ＮＯＲのゲート出力１ｅに抵抗を通じ
て電源線４に短絡する０縮退故障１２５がある。
【００６８】たとえば０縮退故障１２５を検出する場合
には、２ＮＯＲのゲート出力１ｅをプルアップするため
に制御信号ＰＯＮ*１４に論理値０を入力し、制御信号
ＮＯＮ１６に論理値０を入力し、制御信号ＮＯＦＦ*１
３に論理値０を入力する。このとき、２ＮＯＲのゲート
出力１ｅと０縮退故障１２５の間に電流が流れ、これが
電源電流となるので、ここで電源電流を測定すれば、０
縮退故障１２５を検出することができる。
【００６９】［実施例２］次に、本発明の第２の実施例
について図面を参照して詳細に説明する。図６は、本発
明の第１の実施例をより一般化した構成になっており、
ＣＭＯＳゲート２１１とＣＭＯＳゲート２１２と順序回
路及び組合せ回路２０１で構成されるＣＭＯＳ集積回路
の構造の一例を模式的に表したものである。
【００７０】図６において、外部入力端子２０２と外部
出力端子２０３はそれぞれ順序回路及び組合せ回路２０
１への入力と順序回路及び組合せ回路２０１からの出力
である。第１の実施例との相違点は、ＣＭＯＳゲート２
１１とＣＭＯＳゲート２１２の出力のプルアップ、プル
ダウンの制御線をそれぞれＰＯＦＦ２１３ａ、ＰＯＮ*
２１４ａ、ＮＯＦＦ*２１５ａ、ＮＯＮ２１６ａとＰＯ
ＦＦ２１３ｂ、ＰＯＮ*２１４ｂ、ＮＯＦＦ*２１５ｂ、
ＮＯＮ２１６ｂに分割していることである。
【００７１】図７は、第２の実施例において、ＣＭＯＳ
ゲート２１１とＣＭＯＳゲート２１２の出力にブリッジ
故障２１７が存在した場合の例を示している。ＣＭＯＳ
ゲート２１１とＣＭＯＳゲート２１２の出力値を、すな
わちプルアップまたはプルダウンの値を互いに違うもの
にするように、ＰＯＦＦ２１３ａ、ＰＯＮ*２１４ａ、
ＮＯＦＦ*２１５ａ、ＮＯＮ２１６ａとＰＯＦＦ２１３
ｂ、ＰＯＮ*２１４ｂ、ＮＯＦＦ*２１５ｂ、ＮＯＮ２１
６ｂを制御することで、ブリッジ故障２１７は検出され
るようになる。
【００７２】たとえばＣＭＯＳゲート２１２の出力をプ
ルダウンするために、ＮＯＮ２１６ａに論理値１を入力
し、ＰＯＮ*２１４ａに論理値１を入力し、ＰＯＦＦ２
１３ａに論理値１を入力し、ＣＭＯＳゲート２１１の出
力をプルダウンするためにＰＯＮ*２１４に論理値０を
入力し、ＮＯＮ２１６に論理値０を入力し、ＮＯＦＦ*
２１５に論理値０を入力すると、ブリッジ故障２１７の
抵抗を通してＣＭＯＳゲート２１１とＣＭＯＳゲート２
１２の出力の間に電源電流が発生するので、電源電流を
測定することで、ブリッジ故障２１７を検出することが
できる。
【００７３】［実施例３］次に、本発明の第３の実施例
について図面を参照して詳細に説明する。図８を参照す
ると、本実施例は、前記第２の実施例をさらに一般化し
た構成になっており、ＣＭＯＳゲート３１１とＣＭＯＳ
ゲート３１２とＣＭＯＳゲート３１３であらわされる複
数のＣＭＯＳゲートと順序回路及び組合せ回路３０１と
さらにテスト信号制御回路３１５で構成されるＣＭＯＳ
集積回路の構造の一例を模式的に表したものである。
【００７４】制御信号３２１と制御信号３２２と制御信
号３２３はそれぞれが独立に値を設定することのできる
制御信号ＰＯＮ*、ＰＯＦＦ、ＮＯＮ、ＮＯＦＦ*の束を
表す。図８において、外部入力端子３０２と外部出力端
子３０３はそれぞれ記順序回路及び組合せ回路３０１へ
の入力と順序回路及び組合せ回路３０１からの出力であ
る。また外部出力端子３１４はテスト信号制御回路３１
５への入力である。
【００７５】本実施例と前記第２の実施例との違いは、
ＣＭＯＳゲート３１１とＣＭＯＳゲート３１２とＣＭＯ
Ｓゲート３１３のように、出力値のプルアップまたはプ
ルダウンの制御線の数を任意にしたことと、それら制御
線がテスト信号制御回路３１５を通して外部端子から制
御されるようになっていることである。
【００７６】テスト信号制御回路３１５の構成を、外部
端子をそれぞれの制御線に単に接続する構成とすると、
本実施例は、第２の実施例と同じになる。
【００７７】外部端子の数を削減するためにはテスト信
号制御回路３１５の構成をデコーダーの構成にするか、
有限状態機械にすると良い。
【００７８】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
【００７９】（１）本発明の第１の効果は、電源電流の
測定点の選出作業の一切を省略することができる、とい
うことである。
【００８０】その理由は、本発明においては、ＣＭＯＳ
集積回路内部の全ノードの値を論理値１または論理値０
に設定して、その点を電源電流の測定点とすることがで
きるからである。
【００８１】（２）本発明の第２の効果は、２つの電源
電流の測定点で縮退故障について１００％の故障検出率
を得るＣＭＯＳ集積回路を提供することである。
【００８２】その理由は、本発明においては、ＣＭＯＳ
集積回路内部に０縮退故障が存在する場合、ＣＭＯＳ集
積回路内部の全ノードの値を論理値１に設定してその点
を電源電流測定することで、全ての０縮退故障は検出さ
れ、ＣＭＯＳ集積回路内部に１縮退故障が存在する場
合、ＣＭＯＳ集積回路内部の全ノードの値を論理値０設
定してその点を電源電流測定することで、全ての１縮退
故障が検出されるからである。
【００８３】（３）本発明の第３の効果は、少ない電源
電流の測定点でブリッジ故障について高い故障検出率を
得ることができる、ということである。
【００８４】その理由は、本発明のＣＭＯＳ集積回路内
部の全ノードの内ブリッジ故障の発生する可能性のある
ノードの組に、互いに違う論理値を設定できるような回
路構成にして、互いに違う論理値をもつノードの間にブ
リッジ故障が存在すれば、電源電流の測定を行うこと
で、そのブリッジ故障は検出されるからである。
【００８５】（４）本発明の第４の効果は、試験時間を
短縮化できる、ということである。
【００８６】その理由は、本発明においは、２つの電源
電流の測定点で縮退故障について１００％の故障検出率
を、また少ない電源電流の測定点でブリッジ故障につい
て高い故障検出率を得ることができるために、電源電流
測定に長い時間を必要としないこと、および、電源電流
の測定で高い故障検出率を得ることができることから通
常のファンクション試験を省略できるためである。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置をなすＣＭ
ＯＳゲートの代表例の図である。
【図２】本発明の第１の実施例のＣＭＯＳ集積回路を説
明するための図であり、内部の２ＮＡＮＤの出力に１縮
退故障を持つ場合のブロック図である。
【図３】本発明の第１の実施例のＣＭＯＳ集積回路を説
明するための図であり、内部の２ＮＯＲの出力に１縮退
故障を持つ場合のブロック図である。
【図４】本発明の第１の実施例のＣＭＯＳ集積回路を説
明するための図であり、内部の２ＮＡＮＤの出力に０縮
退故障を持つ場合のブロック図である。
【図５】本発明の第１の実施例のＣＭＯＳ集積回路を説
明するための図であり、内部の２ＮＯＲの出力に０縮退
故障を持つ場合のブロック図である。
【図６】本発明の第２の実施例のＣＭＯＳ集積回路のブ
ロック図である。
【図７】本発明の第２の実施例のＣＭＯＳ集積回路を説
明するための図であり、内部にブリッジ故障を持つ場合
のブロック図である。
【図８】本発明の第３の実施例のＣＭＯＳ集積回路のブ
ロック図である。
【図９】従来技術を示す半導体装置のＣＭＯＳゲートの
代表例の図である。
【図１０】従来技術のＣＭＯＳ集積回路で内部の２ＮＡ
ＮＤの出力に１縮退故障を持つ場合のブロック図であ
る。
【図１１】従来技術のＣＭＯＳ集積回路で内部の２ＮＯ
Ｒの出力に１縮退故障を持つ場合のブロック図である。
【図１２】従来技術のＣＭＯＳ集積回路で内部の２ＮＡ
ＮＤの出力に０縮退故障を持つ場合のブロック図であ
る。
【図１３】従来技術のＣＭＯＳ集積回路で内部の２ＮＯ
Ｒの出力に０縮退故障を持つ場合のブロック図である。
【符号の説明】
ＧＮＤ 低位側電源 ＮＯＦＦ* 第２の制御線 ＮＯＮ 第４の制御線 ＰＯＦＦ 第１の制御線 ＰＯＮ* 第３の制御線 ＶＤＤ 高位側電源 １ ２ＮＡＮＤゲート １ａ、１ｂ Ｐ型トランジスタ １ｃ、１ｄ Ｎ型トランジスタ １ｅ ２ＮＡＮＤのゲート出力 ２ ２ＮＯＲゲート ２ｃ、２ｄ Ｐ型トランジスタ ２ａ、２ｂ Ｎ型トランジスタ ２ｅ ２ＮＯＲのゲート出力 ３ 電源線 ４ グランド線 １１ ２ＮＡＮＤ １１ａ、１１ｂ Ｐ型トランジスタ １１ｃ、１１ｄ Ｎ型トランジスタ １２ ２ＮＯＲ １２ａ、１２ｂ Ｐ型トランジスタ １２ｃ、１２ｄ Ｎ型トランジスタ １３ 制御信号ＰＯＦＦ １４ 制御信号ＰＯＮ* １５ 制御信号ＮＯＦＦ* １６ 制御信号ＮＯＮ １０１ 順序回路及び組合せ回路 １０２ 外部入力端子 １０３ 外部出力端子 １０４ １縮退故障 １０５ ０縮退故障 １１２ 外部入力端子 １１３ 外部出力端子 １１４ １縮退故障 １２１ 順序回路及び組合せ回路 １２２ 外部入力端子 １２３ 外部出力端子 １２４ １縮退故障 １２５ ０縮退故障 ２１１、２１２ ＣＭＯＳゲート ２０１ 順序回路及び組合せ回路 ２０２ 外部入力端子 ２０３ 外部出力端子 ２１３ａ、２１３ｂ ＰＯＦＦ ２１４ａ、２１４ｂ ＰＯＮ* ２１５ａ、２１５ｂ ＮＯＦＦ* ２１６ａ、２１６ｂ ＮＯＮ ２１７ ブリッジ故障 ３１１、３１２、３１３ ＣＭＯＳゲート ３０１ 順序回路及び組合せ回路 ３０２ 外部入力端子 ３０３ 外部出力端子 ３１１、３１２、３１３ ＣＭＯＳゲート ３１４ 外部出力端子 ３１５ テスト信号制御回路 ３２１、３２２、３２３ 制御信号

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】構成要素である各ＣＭＯＳゲートが、 １縮退故障をテストするモード時にソースの供給すなわ
    ち正電荷の供給を遮断するＰ型トランジスタ及びその制
    御線と、 ０縮退故障をテストするモード時に前記ＣＭＯＳゲート
    の出力をプルアップするＰ型トランジスタ及びその制御
    線と、 を有し、 ０縮退故障をテストするモード時に、ソースの供給すな
    わち負電荷の供給を遮断するＮ型トランジスタ及びその
    制御線と、 １縮退故障をテストするモード時に前記ＣＭＯＳゲート
    の出力をプルダウンするＮ型トランジスタ及びその制御
    線と、 を有することを特徴とする半導体装置。
  2. 【請求項２】請求項１記載の半導体装置において、 １縮退故障をテストするモード時にソースの供給すなわ
    ち正電荷の供給を遮断するＰ型トランジスタを制御する
    信号と、 ０縮退故障をテストするモード時に前記ＣＭＯＳゲート
    の出力をプルアップするＰ型トランジスタを制御する信
    号と、 ０縮退故障をテストするモード時にソースの供給すなわ
    ち負電荷の供給を遮断するＮ型トランジスタを制御する
    信号と、 １縮退故障をテストするモード時に前記ＣＭＯＳゲート
    の出力をプルダウンするＰ型トランジスタを制御する信
    号を外部端子から入力できるようにした半導体装置。
  3. 【請求項３】請求項１記載の半導体装置において、 １縮退故障をテストするモード時にソースの供給すなわ
    ち正電荷の供給を遮断するＰ型トランジスタを制御する
    信号と、 ０縮退故障をテストするモード時に前記ＣＭＯＳゲート
    の出力をプルアップするＰ型トランジスタを制御する信
    号と、 ０縮退故障をテストするモード時にソースの供給すなわ
    ち負電荷の供給を遮断するＮ型トランジスタを制御する
    信号と、 １縮退故障をテストするモード時に前記ＣＭＯＳゲート
    の出力をプルダウンするＰ型トランジスタを制御する信
    号を内部回路が制御できるようにした半導体装置。
  4. 【請求項４】請求項１記載の半導体装置において、 ある特定のゲートの出力を選択的にプルアップしてその
    他の全てのゲートの出力をプルダウンするかもしくは、
    ある特定のゲートの出力を選択的にプルダウンしてその
    他の全てのゲートの出力をプルアップできるように、 ソースの供給すなわち正電荷の供給を遮断するＰ型トラ
    ンジスタを制御する信号と、 ゲートの出力をプルアップするＰ型トランジスタを制御
    する信号と、 ソースの供給すなわち負電荷の供給を遮断するＮ型トラ
    ンジスタを制御する信号と、 ゲートの出力をプルダウンするＰ型トランジスタを制御
    する信号を複数に分割してそれぞれ独立に制御できるよ
    うにした半導体装置。
  5. 【請求項５】ＣＭＯＳゲートの高位側電源側端のＰチャ
    ネルＭＯＳトランジスタのソース端子と前記高位側電源
    線との間に接続された第１のスイッチ素子及び前記第１
    のスイッチ素子のオン・オフを制御する第１の制御線
    と、 前記ＣＭＯＳゲートの低位側電源側端のＮチャネルＭＯ
    Ｓトランジスタのソース端子と前記低位側電源線との間
    に接続された第２のスイッチ素子及び前記第２のスイッ
    チ素子のオン・オフを制御する第２の制御線と、 前記ＣＭＯＳゲート出力を前記高位側電源電位側にプル
    アップする第３のスイッチ素子及び前記第３のスイッチ
    素子のオン・オフを制御する第３の制御線と、 前記ＣＭＯＳゲート出力を前記低位側電源電位側にプル
    ダウンする第４のスイッチ素子及び前記第４のスイッチ
    素子のオン・オフを制御する第４の制御線と、 を備えたことを特徴とする半導体装置。
  6. 【請求項６】０縮退故障テスト時、前記第３のスイッチ
    素子をオンとし、前記第４のスイッチをオフとし、前記
    第２のスイッチをオフ状態とし、前記ＣＭＯＳゲート出
    力を前記高位側電源電位とし、この状態で、試験装置に
    より電源電流を測定して０縮退故障検出が行われる、こ
    とを特徴とする請求項５記載の半導体装置。
  7. 【請求項７】１縮退故障テスト時、前記第３のスイッチ
    素子をオフとし、前記第４のスイッチをオンとし、前記
    第１のスイッチをオフ状態とし、前記ＣＭＯＳゲート出
    力を前記低位側電源電位とし、この状態で、試験装置に
    より電源電流を測定して０縮退故障検出が行われる、こ
    とを特徴とする請求項５記載の半導体装置。
  8. 【請求項８】前記第１、第３のスイッチ素子がＰチャネ
    ルＭＯＳトランジスタ、 前記第２、第４のスイッチ素子がＮチャネルＭＯＳトラ
    ンジスタ、であることを特徴とする請求項５記載の半導
    体装置。
  9. 【請求項９】構成要素である各ＣＭＯＳゲートが、 １縮退故障をテストするモード時に高位側電源線から前
    記ＣＭＯＳゲートへの電流の供給を遮断するＰ型トラン
    ジスタ及びその制御線と、 ０縮退故障をテストするモード時に前記ＣＭＯＳゲート
    の出力を前記高位側電源電位側にプルアップするＰ型ト
    ランジスタ及びその制御線と、 を有し、 ０縮退故障をテストするモード時に、前記ＣＭＯＳゲー
    トから低位側電源線へへの電流を供給を遮断するＮ型ト
    ランジスタ及びその制御線と、 １縮退故障をテストするモード時に前記ＣＭＯＳゲート
    の出力を前記低位側電源側にプルダウンするＮ型トラン
    ジスタ及びその制御線と、 を有することを特徴とする半導体装置。
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