JPH05129959A

JPH05129959A - デジタル・アナログ変換器

Info

Publication number: JPH05129959A
Application number: JP2175940A
Authority: JP
Inventors: Masahiro Yamashita; 昌宏山下
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1990-07-03
Filing date: 1990-07-03
Publication date: 1993-05-25
Also published as: US5302951A

Abstract

(57)【要約】電子出願以前の出願であるので要約・選択図及び出願人の識別番号は存在しない。

Description

【発明の詳細な説明】［概要］デジタル・アナログ変換器に関し、出力電圧の保証範囲を拡大でき、広範囲の電圧制御を可能にすることを目的とし、デジタル入力の論理値に対応したアナログ出力を該アナログ信号の最大の振幅電圧を決め基準電圧に基づいて発生させ、そのアナログ出力を増幅器を介して出力する変換部と、前記基準電圧を可変して前記アナログ信号の最大の振幅電圧を前記増幅器の線形動作可能範囲まで圧縮する電圧圧縮手段と、前記増幅器のアナログ出力を拡大させる電圧拡大手段とを備えた構成にする。

［産業上の利用分野］本発明はデジタル・アナログ変換器に関するものである。

近年、電子機器においては小型化が進み、それに伴って従来の半固定抵抗に代わり、デジタル・アナログ変換器を使用したデジタルチューニングが要求されている。その結果、デジタル・アナログ変換器においては高出力化及広範囲の電圧制御が可能なものが必要となる。

［従来の技術］従来、デジタル・アナログ変換器は第５図に示すように、その変換部３１の出力段に非反転型のオペアンプ３２を接続し、デジタル入力を変換部３１にてアナログに変換して、その変換されたアナログ出力をオペアンプ３２にアナログ入力ＶIN として入力し電力電圧ＶOUTを出力している。

このオペアンプ３２はＣ−Ｍ０Ｓタイプのオペアンプであって、差動段のＭＯＳトランジスタに第６図に示すようにディプレッション型（以下、Ｄｅｐ型という）のＭＯＳトランジスタＴ１，Ｔ２を使用したＤｅｐ型オペアンプ３２ａと、第７図に示すようにエンハンスメント型（以下、Ｅｎｈ型という）のＭＯＳトランジスタＴ１１，Ｔ１２を使用したＥｎｈ型オペアンプ３２ｂがあった。

第６図に示すＤｅｐ型オペアンプ３２ａについて説明すると、互いにソース端子が結合されたＤｅｐ型のＮチャネルＭＯＳトランジスタＴ１，Ｔ２はそのドレイン端子はそれぞれＥｎｈ型のＰチャネルＭＯＳトランジスタＴ３，Ｔ４を介して電源Ｖｃｃに接続されている。Ｄｅｐ型ＭＯＳトランジスタＴ１，Ｔ２のソース端子はＥｎｈ型のＮチャネルＭＯＳトランジスタＴ５，Ｔ６，Ｔ７よりなる定電流回路に接続されている。一方のＭＯＳトランジスタＴ２のゲート端子には変換部３１からのアナログ入力ＶINが入力され、他方のＭＯＳトランジスタＴ１のゲート端子には後記するＰチャネルＭＯＳトランジスタＴ８のドレイン端子に接続されている。

出力段はＥｎｈ型のＰチャネルＭＯＳトランジスタＴ８と、ＭＯＳトランジスタＴ５，Ｔ６，Ｔ９よりなる定電流回路とで構成されている。

今、変換部３１からのアナログ入力ＶINが上昇し、ＭＯＳトランジスタＴ１のゲート端子の電位（フィードバック電圧ＶF）より高くなった時、トランジスタＴ２のドレイン電位が下がり、そのドレイン電位に基づいて出力段のトランジスタＴ８のソースドレイン間の電位が下がり、出力端子の出力電圧ＶOUTは上昇する。そして、その上昇に伴って上昇するフィードバック電圧ＶFによって、出力電圧ＶOUTはその時のアナログ入力ＶIN と等しい電圧に保持される。

尚、第７図に示すＥｎｈ型オペアンプは、Ｄｅｐ型オペアンプのＭＯＳトランジスタＴ１，Ｔ２をＥｎｈ型ＭＯＳトランジスタＴ１１，Ｔ１２にしただけで、他の回路構成は同じなので対応する各回路素子に同じ符号をさらにａを付して説明を省略する。

［発明が解決しようとする問題点］しかしながら、デジタル入力に対してデジタル・アナログ変換器が０ボルト〜基準電圧ＶDDの範囲でアナログ出力（アナログ入力ＶIN）を出力する場合、Ｄｅｐ型オペアンプ３２ａにおいては、そのアナログ入力ＶINがオペアンプ３２ａの電源電圧Ｖcc付近のレベルの時にはＭＯＳトランジスタＴ２のソース・ドレイン間の電位差がなくなるため、第８図に示すアナログ入力ＶINに対して線形的なドレイン電圧、即ち出力ＶOUTが要求されるのにもかかわらず第９図に示す特性となる。従って、Ｄｅｐ型オペアンプ３２ａにおいては、アナログ入力ＶINが高い側では正常な出力ＶOUTが保証されない。

一方、Ｅｎｈ型オペアンプ３２ｂにおいては、そのアナログ入力ＶINがＭＯＳトランジスタＴ１２のしきい値ＶTH以下のレベルの時、同トランジスタＴ１２はオフしてしまうため、第１０図に示す特性となる。従ってＥｎｈ型オペアンプ３２ｂにおいては、アナログ入力ＶINが低い側では正常な出力ＶOUTが保証されない。

本発明は前記問題点を解消するためになされたものであって、その目的は出力電圧の保証範囲を拡大でき、広範囲の電圧制御を可能にすることができるデジタル・アナログ変換器を提供することにある。

［課題を解決するための手段］第１図は本発明の原理説明図である。

第１図において、変換部１は基準電圧源２の基準電圧ＶDDを用いてデジタル入力の各ビットの論理値に対応してアナログ出力を発生させる。増幅器３はそのアナログ出力をアナログ入力ＶINとして入力し出力電圧ＶOUTを出力する。前記変換部１は前記基準電圧ＶDDを増幅器３の線形動作可能範囲まで圧縮する電圧圧縮手段４を介して基準電圧源２に接続されている。一方、前記増幅器３にはアナログ入力ＶINの最大値が基準電圧ＶDDに拡大されるように電圧拡大手段５を備えている。

［作用］従って、電圧圧縮手段４によって、基準電圧Ｖ DDが圧縮されて変換部１に入力されるので、変換部１から増幅器３に出力されるアナログ変換されるアナログ入力ＶINの範囲は増幅器３が線形動作可能範囲となる。従って、増幅器３は常に正常に動作される。

一方、電圧拡大手段５によって、増幅器３にてアナログ入力ＶINを拡大させるので、増幅器３の出力電圧ＶOUTは少なくとも前記基準電圧ＶDDの範囲の値で正常に出力されることになる。

［実施例］以下、本発明を具体化した一実施例を図面に従って説明する。

第２図は本発明を具体化したデジタル・アナログ変換器の電気ブロック回路図、第３図はその詳細な電気回路図である。

第２図において、圧縮回路部１１は基準電圧源からの基準電圧ＶDDを一定の圧縮率で圧縮する回路であって、基準電圧ＶDDに対して抵抗Ｒ１，Ｒ２を直列に接続した分圧回路とオペアンプ１２とから構成されている。抵抗Ｒ１，Ｒ２の抵抗比は１：４となるように設定されていて、その分圧電圧ＶｄはＶｄ＝ＶDD・Ｒ２／（Ｒ１＋Ｒ２）＝ＶDD・４／５なる。Ｒ２／（Ｒ１＋Ｒ２）を圧縮率γとすると、この場合、γ＝４／５となる。

従って、非反転入力として次段のオペアンプ１２に入力される分圧電圧Ｖｄは基準電圧ＶDDを４／５圧縮した電圧が入力される。

オペアンプ１２はＭＯＳトランジスタで構成した非反転増幅器であって、第３図にその詳細を示す。オペアンプ１２は第７図で説明したＥｎｈ型オペアンプ３２ｂと基本的に同じであって、差動段がＥｎｈ型ＮチャネルＭＯＳトランジスタＴ２１，Ｔ２２で構成されされている。そして、ＭＯＳトランジスタＴ２１，Ｔ２２は互いのソース端子が結合されているとともに、ドレイン端子がそれぞれＥｎｈ型のＰチャネルＭＯＳトランジスタＴ２３，Ｔ２４を介して電源Ｖｃｃに接続されている。ＭＯＳトランジスタＴ２１，Ｔ２２のソース端子はＥｎｈ型のＮチャネルＭＯＳトランジスタＴ２５，Ｔ２６，Ｔ２７よりなる定電流回路に接続されている。

一方のＭＯＳトランジスタＴ２１はそのゲート端子に前記分圧電圧Ｖｄが入力されるとともに、ドレイン端子が出力段のＥｎｈ型ＰチャネルＭＯＳトランジスタＴ２８のゲート端子に接続されている。ＭＯＳトランジスタＴ２８はソース端子が電源Ｖｃｃに接続され、ドレイン端子がＥｎｈ型のＮチャネルＭＯＳトランジスタＴ２９及び前記ＭＯＳトランジスタＴ２５，Ｔ２６よりなる定電流回路に接続されている。

そして、ＭＯＳトランジスタＴ２８のドレイン端子は前記ＭＯＳトランジスタＴ２２のゲート端子に接続されるとともに、次段のデジタル・アナログ変換部１３に出力される。従って、分圧電圧Ｖｄに基づくＭＯＳトランジスタＴ２１のドレイン電圧によって出力段のＭＯＳトランジスタＴ２８は動作し、そのＭＯＳトランジスタＴ２８のドレイン電圧がフィードバック電圧としてＭＯＳトランジスタＴ２２のゲート端子に印加される。

その結果、ＭＯＳトランジスタＴ２８のドレイン電圧は常に分圧電圧Ｖｄに保持されるように制御されることになり、オペアンプ１２は安定した分圧電圧Ｖｄをデジタル・アナログ変換部１３に出力することになる。

デジタル・アナログ変換部１３はＲ−２Ｒラダー型抵抗回路と、デジタル入力の各ビットに対して設けられたＣＭＯＳトランジスタよりなるスイッチＳＷよりなる。Ｒ−２Ｒラダー型抵抗回路は抵抗Ｒａ及び重み付け抵抗Ｒｂとよりなり、デジタル入力のビット数（この場合、４ビット）に対応して４段形成されていて、レベルコントロール抵抗Ｒｃを介して前記分圧電圧Ｖｄを入力する。

尚、抵抗Ｒｂ及び抵抗Ｒｃは同じ抵抗値であって、かつ抵抗Ｒａより２倍大きな値になっている。

そして、デジタル入力の各ビットの論理値に基ついてスイッチＳＷがオン・オフ動作されることにより、アナログ電圧を出力する。従って、この変換部１３は分圧電圧Ｖｄを動作電源としていることから各デジタル入力に対して０ボルト〜Ｖｄ、即ち０〜ＶDD・４／５ボルトの範囲のアナログ電圧を出力することになる。そして、このアナログ電圧はアナログ入力ＶINとしてオペアンプ１４に出力される。

オペアンプ１４はＭＯＳトランジスタで構成した非反転増幅器であって、第６図で説明したＤｅｐ型オペアンプ３２ａと基本的に同じである。互いにソース端子が結合されたＤｅｐ型のＮチャネルＭＯＳトランジスタＴ３１，Ｔ３２はそのドレイン端子はそれぞれＥｎｈ型のＰチャネルＭＯＳトランジスタＴ３３，Ｔ３４を介して電源Ｖｃｃに接続されている。Ｄｅｐ型ＭＯＳトランジスタＴ３１，Ｔ３２のソース端子はＥｎｈ型のＮチャネルＭＯＳトランジスタＴ３５及び前記トランジスタＴ２５，Ｔ２６よりなる定電流回路に接続されている。前記ＭＯＳトランジスタＴ３２のゲート端子は変換部１３からのアナログ入力ＶINが入力され、ドレイン端子は出力段のＥｎｈ型ＫＰチャネルＭＯＳトランジスタＴ３６のゲート端子に接続されている。ＭＯＳトランジスタＴ３６はソース端子が電源Ｖｃｃに接続され、ドレイン端子がＥｎｈ型のＮチャネルＭＯＳトランジスタＴ３７及び前記ＭＯＳトランジスタＴ２５，Ｔ２６よりなる定電流回路に接続されている。そして、ＭＯＳトランジスタＴ３６のドレイン端子から出力電圧ＶOUTが出力される。

ＭＯＳトランジスタＴ３６のドレイン端子には出力電圧ＶOUTに対して抵抗Ｒ４，Ｒ５を直列に接続した拡大手段としての拡大回路部１５が接続されている。抵抗Ｒ４，Ｒ５の抵抗比は１：４となるように設定され、その分圧電圧ＶFはＶF＝ＶOUT・Ｒ４／（Ｒ３＋Ｒ４）＝ＶOUT・４／５なる。尚、本実施例では抵抗Ｒ３は前記抵抗Ｒ１と同じ抵抗値（例えば、１０ＫΩ）で、抵抗Ｒ４は前記抵抗Ｒ２と同じ抵抗値（例えば、４０ＫΩ）であって、これら抵抗Ｒ１〜Ｒ４はチップ上所定の個所にまとめて形成し製造上の誤差を小さくし電気特性が同じになるようにしている。そして、この分圧電圧ＶFがフィードバック電圧として前記ＭＯＳトランジスタＴ３１のゲート端子に印加される。

従って、オペアンプ１４はＭＯＳトランジスタＴ３１のゲート端子に出力電圧ＶOUTの４／５の分圧電圧（以下、フィードバック電圧という）Ｖ Fが入力されることから、オペアンプ１４はこのフィードバック電圧ＶFとＭＯＳトランジスタ３２のゲートに入力されるアナログ入力ＶINが等しくなるように動作する。

その結果、ＶIN＝ＶF＝ＶOUT・Ｒ４／（Ｒ３＋Ｒ４）従って、ＶOUT＝ＶIN（Ｒ３＋Ｒ４）／Ｒ４＝ＶIN・５／４となる。即ち、抵抗Ｒ３，Ｒ４の抵抗比によって、オペアンプ１４の増幅率βが決定され、本実施例ではβ＝５／４となり、基準電圧ＶDDのの圧縮率 γ＝（＝４／５）の逆数になっている。

尚、前記増幅率β（即ち、抵抗Ｒ３，Ｒ４の抵抗比及びその抵抗値）は圧縮率γによって決定されている。圧縮率γで圧縮された分圧電圧ＶｄがＥｎｈ型オペアンプ１２のＭＯＳトランジスタＴ２１のしきい値ＶTH以上であって、かつＤｅｐ型オペアンプ１４のＭＯＳトランジスタＴ３２のドレイン電流・ゲート電圧特性において線形的に動作する範囲となるように、基準電圧ＶDDの圧縮率 γは決定されている。そして、増幅率βは圧縮した分を解消し元の状態に戻すために圧縮率γの逆数にしている。

上記のように構成したことにより、圧縮回路部１１にて基準電圧ＶDDを圧縮率γで圧縮した分圧電圧Ｖｄをデジタル・アナログ変換部１３に供給したので、同変換部１３は各デジタル入力に対して０〜Ｖｄ（＝γ・ＶDD）ボルトの範囲でアナログ電圧を出力することになる。従って、オペアンプ１４のＭＯＳトランジスタＴ３２のゲートに入力されるアナログ入力ＶINは圧縮された０〜Ｖｄ（＝γ・ＶDD）ボルトの範囲となり、同トランジスタＴ３２はゲート電圧に対するドレイン電流が線形に動作する。その結果、オペアンプ１４のアナログ入力ＶINに対する出力電圧ＶOUTは第４図に示すように全範囲で線形になり、正確なデジタル・アナログ変換ができる。

しかも、オペアンプ１４は拡大回路部１５の抵抗Ｒ３，Ｒ４の抵抗比にてアナログ入力ＶINが増幅され、その増幅率βを圧縮率γの逆数となるように設定されているため、第４図に示すようにデジタル入力に対する出力電圧ＶOUTは基準電圧Ｖ DDで決めた０〜ＶDDの範囲となり高出力及び広い範囲の電圧制御が可能となる。

又、圧縮回路部１１及び拡大回路部１５の各抵抗Ｒ１〜Ｒ４はチップ上の所定の個所にまとめて形成するとともに、抵抗Ｒ１は抵抗Ｒ３と同じ抵抗値で、抵抗Ｒ２は抵抗Ｒ４と同じ抵抗値となるようにしたので、各抵抗Ｒ１〜Ｒ４の製造上の誤差が小さく電気特性が同じになり、精度の高いデジタル・アナログ変換が可能となる。

尚、本発明は前記実施例に限定されるものではなく、例えば前記実施例ではＲ−２Ｒラダー型のデジタル・アナログ変換回路に具体化したりその他のデジタル・アナログ変換回路に具体化してもよい。又、前記圧縮回路部１１においてオペアンプ１２を省略して実施したり、圧縮率γや増幅率 βを適宜変更して実施してもよい。

［発明の効果］以上詳述したように、本発明によればアナログ出力電圧の保証範囲を拡大でき、広範囲の電圧制御を可能にすることができる効果を有する。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明を具体化したデジタル・アナログ変換器の電気ブロック回路図、第３図は本発明を具体化したデジタル・アナログ変換器の電気回路図、第４図は本発明を具体化したオペアンプの出力特性図、第５図は従来のデジタル・アナログ変換器の電気ブロック回路図、第６図はデップレッション型オペアンプの電気回路図、第７図はエンハンスメント型オペアンプの電気回路図、第８図は理想的オペアンプの出力特性図、第９図はデップレッション型オペアンプの出力特性図、第１０図はエンハンスメント型オペアンプの出力特性図である。図において、１は変換部２は基準電圧源、３は増幅器、４は電圧圧縮手段、５は電圧拡大手段である。

Claims

【特許請求の範囲】

【請求項１】デジタル入力の論理値に対応したアナロ
グ出力（ＶIN）を該アナログ信号の最大の振幅電圧を決め基準電圧（ＶDD）に基づいて発生させ、そのアナログ出力（ＶIN）を増幅器（３）を介して出力する変換部（１）と、前記基準電圧（ＶDD）を可変して前記アナログ信号の最大の振幅電圧を前記増幅器（３）の線形動作可能範囲まで圧縮する電圧圧縮手段（４）と、前記増幅器（３）のアナログ出力（ＶIN）を拡大させる電圧拡大手段（５）とを備えたことを特徴とするデジタル・アナログ変換器。
【請求項２】請求項１項記載のデジタル・アナログ変
換器は、基準電源（２）とデジタル入力の論理値に基づいて、前記基準電圧源（２）に接続されたラダー型抵抗回路（１）に設けたスイッチを動作させ、そのデジタル入力の論理値に対応したアナログ出力（ＶIN）を発生する変換部と、前記基準電圧源（２）とラダー型抵抗回路（１）との間に前記増幅器（３）の線形動作可能範囲までアナログ信号の最大振幅電圧を圧縮する電圧圧縮手段（４）と、前記増幅器（３）のアナログ出力を拡大させる電圧拡大手段（５）とを備えたことを特徴とするデジタル・アナログ変換器。
【請求項３】請求項１又は２項記載の電圧拡大手段
（５）は、増幅器（３）の増幅率が少なくとも電圧圧縮手段（４）の圧縮率の逆数以上となようにしたことを特徴とするデジタル・アナログ変換器。
【請求項４】請求項１，２又は３項記載の電圧拡大手
段（５）は、複数の抵抗を直列に接続した分圧回路であって、その分圧比が同じく分圧回路で構成される前記電圧圧縮手段と同じであり、増幅器（３）の基準電圧入力端に増幅器（３）の出力電圧を前記分圧比に基づいて入力することを特徴とするデジタル・アナログ変換器。
【請求項５】請求項１，２又は３項記載のオペアンプ（３）は、その差動部がＭＯＳトランジスタより構成され、圧縮手段（４）は差動部のＭＯＳトランジスタがそのドレイン電流・ゲート電圧特性の線形動作範囲で動作するように基準電圧（（ＶDD）を圧縮するようにしたことを特徴とするデジタル・アナログ変換器。