JP2000066892A - プログラム可能１ビットデ―タ処理装置 - Google Patents
プログラム可能１ビットデ―タ処理装置Info
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- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/06—Indexing scheme relating to groups G06F5/06 - G06F5/16
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- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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Abstract
(57)【要約】
【課題】 １ビットの処理幅で動作し、できる限り小さ
い表面積を占め、データの通信および処理のような簡単
な必要条件を満たす、プログラム可能構造を提供する。 【解決手段】 シフトレジスタを分割することができ、
一度選択命令によって選択されると、活性区分は、他の
選択命令が他の区分を活性化するまで活性化し、データ
を前記ＡＬＵに前記区分の終端におけるデータ出力部か
ら供給することができ、データを前記ＡＬＵから前記区
分の始端におけるデータ入力部に供給することができる
ようにする。
い表面積を占め、データの通信および処理のような簡単
な必要条件を満たす、プログラム可能構造を提供する。 【解決手段】 シフトレジスタを分割することができ、
一度選択命令によって選択されると、活性区分は、他の
選択命令が他の区分を活性化するまで活性化し、データ
を前記ＡＬＵに前記区分の終端におけるデータ出力部か
ら供給することができ、データを前記ＡＬＵから前記区
分の始端におけるデータ入力部に供給することができる
ようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、１ビット処理構造
に基づくＡＬＵと、１ビットのワード幅を有する循環シ
フトレジスタとして実現されたデータメモリとを含み、
データをデータ出力部から単一方向シフト演算によって
前記ＡＬＵに順次に供給することができ、前記ＡＬＵが
データを前記データメモリに供給データ入力部を経て供
給する、プログラム可能１ビットデータ処理装置に関係
し、データ処理幅および速度に関する穏やかな必要条件
のみを与え、最小数のゲートを、一般にプログラム可能
な構造において与えられる必要条件を最初にすることに
よって達成する、簡単なプログラム可能ロジックを実装
する問題にも関係する。
に基づくＡＬＵと、１ビットのワード幅を有する循環シ
フトレジスタとして実現されたデータメモリとを含み、
データをデータ出力部から単一方向シフト演算によって
前記ＡＬＵに順次に供給することができ、前記ＡＬＵが
データを前記データメモリに供給データ入力部を経て供
給する、プログラム可能１ビットデータ処理装置に関係
し、データ処理幅および速度に関する穏やかな必要条件
のみを与え、最小数のゲートを、一般にプログラム可能
な構造において与えられる必要条件を最初にすることに
よって達成する、簡単なプログラム可能ロジックを実装
する問題にも関係する。
【０００２】
【従来の技術】１ビットの処理幅を有するワンチップ実
装は既知である。しかしながら、これらは、より大きい
処理幅に関する構造を内部に有する構造を使用する。
装は既知である。しかしながら、これらは、より大きい
処理幅に関する構造を内部に有する構造を使用する。
【０００３】独国特許出願公開明細書第３８２４３０６
号は、データバスが少なくともしかし好適に１ビットの
幅を有し、命令およびデータが、シフトレジスタを経
て、データメモリおよびマイクロプロセッサの内部デー
タバス間で順次に伝送され、その結果、個々のデータス
トリングの長さが異なる、演算装置を記載している。伝
送すべき前記データストリングの長さは、第２ラインを
経て示される。この構造におけるレジスタおよび演算装
置は、多数のデータバス幅に関して設計される。前記デ
ータの格納は、ＲＡＭにおいて、より複雑な構造におい
て行われる。前記データの１ビット幅におけるマッピン
グは、前記ＲＡＭおよび前記プロセッサの内部バス間の
データ伝送に関してのみ行われ、この場合、シフトレジ
スタが前記伝送に使用される。
号は、データバスが少なくともしかし好適に１ビットの
幅を有し、命令およびデータが、シフトレジスタを経
て、データメモリおよびマイクロプロセッサの内部デー
タバス間で順次に伝送され、その結果、個々のデータス
トリングの長さが異なる、演算装置を記載している。伝
送すべき前記データストリングの長さは、第２ラインを
経て示される。この構造におけるレジスタおよび演算装
置は、多数のデータバス幅に関して設計される。前記デ
ータの格納は、ＲＡＭにおいて、より複雑な構造におい
て行われる。前記データの１ビット幅におけるマッピン
グは、前記ＲＡＭおよび前記プロセッサの内部バス間の
データ伝送に関してのみ行われ、この場合、シフトレジ
スタが前記伝送に使用される。
【０００４】英国特許出願公開明細書第１４４８０４１
号は、１ビットディジタルコンピュータを記載してい
る。データは、ＡＬＵに、１ビットの幅を有するデータ
バスを経て供給される。入力データは、１つのレジスタ
に並列に供給され、出力データは、出力レジスタによっ
て並列に出力される。デコーダは、これらのレジスタに
アドレスを経てアクセスし、前記データを前記ＲＡＭま
たは前記ＡＬＵに接続された作業用レジスタに順次に導
く。4つの位置を有するスタックを、双方向シフトレジ
スタとして実現された前記作業用レジスタとして使用す
る。この場合において、一定の命令シーケンスを周期的
に読み出す簡単なシーケンサを使用する。前記作業用レ
ジスタに加えて、このプロセッサは、中間結果を格納す
るＲＡＭを使用する。
号は、１ビットディジタルコンピュータを記載してい
る。データは、ＡＬＵに、１ビットの幅を有するデータ
バスを経て供給される。入力データは、１つのレジスタ
に並列に供給され、出力データは、出力レジスタによっ
て並列に出力される。デコーダは、これらのレジスタに
アドレスを経てアクセスし、前記データを前記ＲＡＭま
たは前記ＡＬＵに接続された作業用レジスタに順次に導
く。4つの位置を有するスタックを、双方向シフトレジ
スタとして実現された前記作業用レジスタとして使用す
る。この場合において、一定の命令シーケンスを周期的
に読み出す簡単なシーケンサを使用する。前記作業用レ
ジスタに加えて、このプロセッサは、中間結果を格納す
るＲＡＭを使用する。
【０００５】欧州特許出願公開明細書第０４２８３２６
号は、各々のＡＬＵが、前記データメモリからマルチプ
レクサを経てデータを受け、前記データメモリにマルチ
プレクサを経てデータを出力する、プロセッサアレイシ
ステムを開示している。このアレイシステムの各々のＡ
ＬＵは、該ＡＬＵに関するデータを準備するアキュムレ
ータレジスタおよびキャリレジスタを含む。前記アキュ
ムレータレジスタからＡＬＵへの入力は、シフトレジス
タからの入力と多重化される。この単一方向シフトレジ
スタは、３２ビットの固定長を有する。このシフトレジ
スタは、すべて間隔を置いた8ビットに分かれた４つの
データ出力部を含む。これらの４つのデータ入力部の１
つを選択し、前記ＡＬＵに前記マルチプレクサを経て接
続する。前記シフトレジスタの最上位ビットを、その最
下位ビットにリンクする。ビット様シフト演算の場合に
おいて、毎回このシフトレジスタ１ビットを前記ＡＬＵ
に関する演算子として使用する。乗算の場合において、
前記シフトレジスタは、前記演算子を供給し、同時に、
乗算結果を共通データ入力部において受ける。
号は、各々のＡＬＵが、前記データメモリからマルチプ
レクサを経てデータを受け、前記データメモリにマルチ
プレクサを経てデータを出力する、プロセッサアレイシ
ステムを開示している。このアレイシステムの各々のＡ
ＬＵは、該ＡＬＵに関するデータを準備するアキュムレ
ータレジスタおよびキャリレジスタを含む。前記アキュ
ムレータレジスタからＡＬＵへの入力は、シフトレジス
タからの入力と多重化される。この単一方向シフトレジ
スタは、３２ビットの固定長を有する。このシフトレジ
スタは、すべて間隔を置いた8ビットに分かれた４つの
データ出力部を含む。これらの４つのデータ入力部の１
つを選択し、前記ＡＬＵに前記マルチプレクサを経て接
続する。前記シフトレジスタの最上位ビットを、その最
下位ビットにリンクする。ビット様シフト演算の場合に
おいて、毎回このシフトレジスタ１ビットを前記ＡＬＵ
に関する演算子として使用する。乗算の場合において、
前記シフトレジスタは、前記演算子を供給し、同時に、
乗算結果を共通データ入力部において受ける。
【０００６】多くの用途に関して、入力するデータをき
わめて速く処理する必要はなく、または、外部処理によ
って、完全な機能の場合においても順次に処理すること
ができるデータはほとんど入力しないため、大きい処理
幅を提供する必要はない。いままでは、より大きい電力
定格の大き過ぎるチップ構造をこれらの用途に使用する
か、リソースを、しかしながらプログラムすることがで
きない布線論理に使用していた。
わめて速く処理する必要はなく、または、外部処理によ
って、完全な機能の場合においても順次に処理すること
ができるデータはほとんど入力しないため、大きい処理
幅を提供する必要はない。いままでは、より大きい電力
定格の大き過ぎるチップ構造をこれらの用途に使用する
か、リソースを、しかしながらプログラムすることがで
きない布線論理に使用していた。
【０００７】
【発明が解決しようとする課題】しかしながらスマート
カードの分野において、データスループットがあまり高
くない用途の範囲がある。さらに、環境に対するインタ
フェースの幅は、接触インタフェースＩＳＯ７８１６−
３の標準化によって１ビットに固定される。
カードの分野において、データスループットがあまり高
くない用途の範囲がある。さらに、環境に対するインタ
フェースの幅は、接触インタフェースＩＳＯ７８１６−
３の標準化によって１ビットに固定される。
【０００８】したがって、本発明の目的は、１ビットの
処理幅で動作し、できる限り小さい表面積を占め、デー
タの通信および処理のような簡単な必要条件を満たす、
プログラム可能構造を提供することである。
処理幅で動作し、できる限り小さい表面積を占め、デー
タの通信および処理のような簡単な必要条件を満たす、
プログラム可能構造を提供することである。
【０００９】
【課題を解決するための手段】この目的は、本発明によ
って、前記シフトレジスタを分割することができ、一度
選択命令によって選択されると、活性区分は、他の選択
命令が他の区分を活性化するまで活性化し、データを前
記ＡＬＵに前記区分の終端におけるデータ出力部から供
給することができ、データを前記ＡＬＵから前記区分の
始端におけるデータ入力部に供給することができるよう
にすることにおいて達成される。
って、前記シフトレジスタを分割することができ、一度
選択命令によって選択されると、活性区分は、他の選択
命令が他の区分を活性化するまで活性化し、データを前
記ＡＬＵに前記区分の終端におけるデータ出力部から供
給することができ、データを前記ＡＬＵから前記区分の
始端におけるデータ入力部に供給することができるよう
にすることにおいて達成される。
【００１０】１ビットの処理幅の前記プログラム可能構
造に関して、本発明は、スマートカードおよび認識シス
テムに関して、通信インタフェースは、１ビットデータ
幅を指定するＩＳＯ７８１６−３に従って標準化されて
おり、減少した命令セットを使用し、最小のチップ表面
積のみを必要とする一般的にプログラム可能な演算構造
が得られるという事実を利用する。
造に関して、本発明は、スマートカードおよび認識シス
テムに関して、通信インタフェースは、１ビットデータ
幅を指定するＩＳＯ７８１６−３に従って標準化されて
おり、減少した命令セットを使用し、最小のチップ表面
積のみを必要とする一般的にプログラム可能な演算構造
が得られるという事実を利用する。
【００１１】前記循環シフトレジスタを、選択命令およ
び固定されたプリセットによって区分に分割し、前記区
分の長さを異ならせてもよい。
び固定されたプリセットによって区分に分割し、前記区
分の長さを異ならせてもよい。
【００１２】この構造を、直列に接続された２つの１ビ
ット作業用レジスタのみを使用し、第２作業用レジスタ
の値が第１作業用レジスタの前の値を含むようにして最
適化する。一般的に言って、前記ＡＬＵは、前記第１作
業用レジスタに、前記シフトレジスタに供給された値以
外の値を供給する。共通に使用される命令は、１ビット
シーケンスから成る。前記ＡＬＵが異なった値をその作
業用レジスタおよび前記シフトレジスタに同時に出力す
るため、できる限り少ない手段を使用しながら、より高
い計算能力が達成される。さらに、前記選択された区分
を、前記ＡＬＵを経てリングを形成するように閉じ、そ
の内容が、完全な読み出しおよびシフト演算後に、再び
復元するようにする。
ット作業用レジスタのみを使用し、第２作業用レジスタ
の値が第１作業用レジスタの前の値を含むようにして最
適化する。一般的に言って、前記ＡＬＵは、前記第１作
業用レジスタに、前記シフトレジスタに供給された値以
外の値を供給する。共通に使用される命令は、１ビット
シーケンスから成る。前記ＡＬＵが異なった値をその作
業用レジスタおよび前記シフトレジスタに同時に出力す
るため、できる限り少ない手段を使用しながら、より高
い計算能力が達成される。さらに、前記選択された区分
を、前記ＡＬＵを経てリングを形成するように閉じ、そ
の内容が、完全な読み出しおよびシフト演算後に、再び
復元するようにする。
【００１３】前記個々の区分に格納された変数のデータ
を、前記ＡＬＵに、前記区分の終端部におけるデータ出
力部を経て連続的に供給する。完了した算術演算の結果
を、同じシフト演算において、前記個々の活性区分の始
端におけるデータ入力部に連続的に供給する。
を、前記ＡＬＵに、前記区分の終端部におけるデータ出
力部を経て連続的に供給する。完了した算術演算の結果
を、同じシフト演算において、前記個々の活性区分の始
端におけるデータ入力部に連続的に供給する。
【００１４】循環レジスタを使用し、複雑なアドレスカ
ウンタの代わりに、プログラムメモリに関するアドレス
を発生する。結果として、アドレスシーケンスは線形で
はなく、次のアドレスは前のアドレスによって発生され
る。
ウンタの代わりに、プログラムメモリに関するアドレス
を発生する。結果として、アドレスシーケンスは線形で
はなく、次のアドレスは前のアドレスによって発生され
る。
【００１５】呼び出し構造を省略し、これは、この構造
のプログラミングを考慮しなければならない。したがっ
て、他の場合なら必要ないくつかのレジスタを省略する
ことができ、ＡＬＵに関してだけでなく、制御システム
に関しても簡単な構造を得ることができる。しかしなが
ら、条件付ジャンプのみをプログラムすることができ、
所定の状況において、個々のプログラムシーケンスをあ
るいは数回終了する。
のプログラミングを考慮しなければならない。したがっ
て、他の場合なら必要ないくつかのレジスタを省略する
ことができ、ＡＬＵに関してだけでなく、制御システム
に関しても簡単な構造を得ることができる。しかしなが
ら、条件付ジャンプのみをプログラムすることができ、
所定の状況において、個々のプログラムシーケンスをあ
るいは数回終了する。
【００１６】前記システム全体を、拡張または構成要素
の減少によって、関連した用途に適合させることがで
き、それにもかかわらず１ビットの処理幅を保持する。
前記分割を恒久的に調節する場合、分割ロジックを省略
することができる。他の命令の組を、前記プログラムメ
モリの拡張によって準備することができる。
の減少によって、関連した用途に適合させることがで
き、それにもかかわらず１ビットの処理幅を保持する。
前記分割を恒久的に調節する場合、分割ロジックを省略
することができる。他の命令の組を、前記プログラムメ
モリの拡張によって準備することができる。
【００１７】電力消費を、この構造が非同期ロジックで
動作する場合、さらに低減することができる。
動作する場合、さらに低減することができる。
【００１８】これらのようなシステムの使用に必要な以
下の副目的をこのシステムによって達成する。 ｎビット定数との比較 変数への定数の加算 １バイトのビットの否定 ビットシーケンスから１つのビットの複製 ビットシーケンスからの１つのビットの対応する値への
設定 個々のビットおよびビットシーケンスの格納 復号化アルゴリズム用可変長のシフトレジスタ １つ以上のビットの連続的入力および出力 条件付ジャンプ ビットシーケンスの加算および減算 ２ビットごとの論理関数
下の副目的をこのシステムによって達成する。 ｎビット定数との比較 変数への定数の加算 １バイトのビットの否定 ビットシーケンスから１つのビットの複製 ビットシーケンスからの１つのビットの対応する値への
設定 個々のビットおよびビットシーケンスの格納 復号化アルゴリズム用可変長のシフトレジスタ １つ以上のビットの連続的入力および出力 条件付ジャンプ ビットシーケンスの加算および減算 ２ビットごとの論理関数
【００１９】前記使用される設計の命令の組は、１６の
ＡＬＵ命令を含み、２つの作業用レジスタのみを使用す
るプロセッサ命令の組を表す。したがって、複雑なアル
ゴリズムを、この簡単だが有効な演算ユニットによって
実行することもできる。
ＡＬＵ命令を含み、２つの作業用レジスタのみを使用す
るプロセッサ命令の組を表す。したがって、複雑なアル
ゴリズムを、この簡単だが有効な演算ユニットによって
実行することもできる。
【００２０】この構造の利点は、徹底的に減少したチッ
プ表面積において存在し、結果として、必要な空間およ
び材料に加えて、電力消費も低減することができる。説
明した必要条件は、データ幅および処理速度に関するい
くつかの必要条件を与えない複数の用途の実現を可能に
する。その穏やかな表面積条件のため、この一般的にプ
ログラム可能な構造を、追加のチップを必要とすること
なく、回路において簡単に集積することができる。
プ表面積において存在し、結果として、必要な空間およ
び材料に加えて、電力消費も低減することができる。説
明した必要条件は、データ幅および処理速度に関するい
くつかの必要条件を与えない複数の用途の実現を可能に
する。その穏やかな表面積条件のため、この一般的にプ
ログラム可能な構造を、追加のチップを必要とすること
なく、回路において簡単に集積することができる。
【００２１】
【発明の実施の形態】図１は、一般的にプログラム可能
な構造の詳細な表現である。この構造は、２つの１ビッ
ト作業用レジスタ１１および１２を有するＡＬＵ１０
と、プログラムカウンタ２２および命令レジスタ２１を
有する制御ユニット２０と、分割ロジック５３、選択レ
ジスタ５１およびシフトレジスタ５２を有する直列デー
タメモリ５０と、入力／出力ユニット６０と、デコーダ
４０とを含む。
な構造の詳細な表現である。この構造は、２つの１ビッ
ト作業用レジスタ１１および１２を有するＡＬＵ１０
と、プログラムカウンタ２２および命令レジスタ２１を
有する制御ユニット２０と、分割ロジック５３、選択レ
ジスタ５１およびシフトレジスタ５２を有する直列デー
タメモリ５０と、入力／出力ユニット６０と、デコーダ
４０とを含む。
【００２２】２つの１ビット作業用レジスタを１ビット
演算子の格納に使用しながら、論理演算をＡＬＵ１０に
おいて実行する。ＡＬＵ１０への入力信号を、作業用レ
ジスタ１１および１２と、シフトレジスタ出力部１４
と、入力ポート１３と、図示しない常数１とによって供
給する。ＡＬＵ１０の出力信号を、作業用レジスタ１１
またはシフトレジスタ入力部１５に供給する。ＡＬＵ１
０は、１ビットになる演算子で演算し、基本的な論理関
数ＡＮＤ、ＯＲ、ＮＯＴおよびＥＸＯＲを実行すること
ができ、個々の入力信号を適宜に結合する。ＡＬＵ１０
は、１ビット作業用レジスタ１１および１２を使用し、
これらのレジスタの各々は、フリップフロップから成
り、これら２つのレジスタは、直列に接続される。作業
用レジスタ１１および１２は、前記基本的関数に関する
１つ以上の演算子を含む。他の演算子を、データメモリ
５０から直接読み出すことができる。ＡＬＵ１０は、こ
れらのような関数の結果を作業用レジスタ１１に書き込
むか、代わりにデータメモリ５０に書き込む。第２作業
用レジスタ１２は、作業用レジスタとして明白にはアド
レスされず、そのたび毎に、作業用レジスタ１１からの
前の値を含む。結果として、追加のアドレスビットを前
記命令コードにおいて無効にする。前記ＡＬＵの最上位
のｎビット演算を、１ビット命令シーケンスとして実現
し、前記演算子を、その度毎に、同時にシフトされるデ
ータメモリ５０のシフトレジスタ５２からロードする。
一般的に言って、作業用レジスタ１１に供給される値
は、シフトレジスタ５２に供給される値と同じではな
い。
演算子の格納に使用しながら、論理演算をＡＬＵ１０に
おいて実行する。ＡＬＵ１０への入力信号を、作業用レ
ジスタ１１および１２と、シフトレジスタ出力部１４
と、入力ポート１３と、図示しない常数１とによって供
給する。ＡＬＵ１０の出力信号を、作業用レジスタ１１
またはシフトレジスタ入力部１５に供給する。ＡＬＵ１
０は、１ビットになる演算子で演算し、基本的な論理関
数ＡＮＤ、ＯＲ、ＮＯＴおよびＥＸＯＲを実行すること
ができ、個々の入力信号を適宜に結合する。ＡＬＵ１０
は、１ビット作業用レジスタ１１および１２を使用し、
これらのレジスタの各々は、フリップフロップから成
り、これら２つのレジスタは、直列に接続される。作業
用レジスタ１１および１２は、前記基本的関数に関する
１つ以上の演算子を含む。他の演算子を、データメモリ
５０から直接読み出すことができる。ＡＬＵ１０は、こ
れらのような関数の結果を作業用レジスタ１１に書き込
むか、代わりにデータメモリ５０に書き込む。第２作業
用レジスタ１２は、作業用レジスタとして明白にはアド
レスされず、そのたび毎に、作業用レジスタ１１からの
前の値を含む。結果として、追加のアドレスビットを前
記命令コードにおいて無効にする。前記ＡＬＵの最上位
のｎビット演算を、１ビット命令シーケンスとして実現
し、前記演算子を、その度毎に、同時にシフトされるデ
ータメモリ５０のシフトレジスタ５２からロードする。
一般的に言って、作業用レジスタ１１に供給される値
は、シフトレジスタ５２に供給される値と同じではな
い。
【００２３】制御ユニット２０は、プログラムカウンタ
２２および命令レジスタ２１から成る。プログラムカウ
ンタ２２は、循環シフトレジスタとして構成され、前記
プログラムにおける次の命令に関するアドレスを、毎回
現在のアドレスから発生する。このようにして得られた
アドレスシーケンスは、線形ではない。シーケンシャル
アクセスの場合において、プログラムカウンタ３０のシ
フト演算は、個々の次のアドレスを発生する。ジャンプ
命令の場合において、導線２７における前の命令の最初
の５ビットと、導線２４における現在命令の６ビットと
は、プログラムカウンタ２２に対する入力として働く。
これらに基づいて、プログラムカウンタ２２は、１１ビ
ットから成る新たなアドレスを発生し、導線２５を経
て、プログラムメモリ３０のアドレス入力部３１に供給
する。その結果、他の命令が、このように選択されたア
ドレスからとして読み出され、次のサイクルにおいて実
行されるために命令レジスタ２１に伝送される。本実施
形態におけるプログラムメモリ３０は、２ｋの記憶容量
を有し、ワード幅を６ビットとする。６ビットから成る
現在命令のビットシーケンスを、デコーダ４０に導く。
２２および命令レジスタ２１から成る。プログラムカウ
ンタ２２は、循環シフトレジスタとして構成され、前記
プログラムにおける次の命令に関するアドレスを、毎回
現在のアドレスから発生する。このようにして得られた
アドレスシーケンスは、線形ではない。シーケンシャル
アクセスの場合において、プログラムカウンタ３０のシ
フト演算は、個々の次のアドレスを発生する。ジャンプ
命令の場合において、導線２７における前の命令の最初
の５ビットと、導線２４における現在命令の６ビットと
は、プログラムカウンタ２２に対する入力として働く。
これらに基づいて、プログラムカウンタ２２は、１１ビ
ットから成る新たなアドレスを発生し、導線２５を経
て、プログラムメモリ３０のアドレス入力部３１に供給
する。その結果、他の命令が、このように選択されたア
ドレスからとして読み出され、次のサイクルにおいて実
行されるために命令レジスタ２１に伝送される。本実施
形態におけるプログラムメモリ３０は、２ｋの記憶容量
を有し、ワード幅を６ビットとする。６ビットから成る
現在命令のビットシーケンスを、デコーダ４０に導く。
【００２４】デコーダ４０は、前記命令を復号化する。
デコーダ４０は、信号経路４１−４６を活性化するのに
必要な信号を発生する結合回路から成る。このデコーダ
は、前記命令レジスタの６ビットの形態における入力信
号を、導線２６を経て受け、あるいは、２ワード命令に
関する信号２３も受ける。導線４１および４２を経て、
デコーダ４０は、データメモリ５０に格納された変数を
読み出し、これらをＡＬＵ１０において処理できるよう
にするために、個々の外部入力または出力導体と選択レ
ジスタ５１とを、選択信号４４によって活性化する。前
記区分の状態を、選択レジスタ５１に、８ビットの幅を
有する信号４３によって伝送する。ＡＬＵ１０によって
実行し、デコーダ４０における命令コードから得るべき
演算を、導線４６によって選択する。
デコーダ４０は、信号経路４１−４６を活性化するのに
必要な信号を発生する結合回路から成る。このデコーダ
は、前記命令レジスタの６ビットの形態における入力信
号を、導線２６を経て受け、あるいは、２ワード命令に
関する信号２３も受ける。導線４１および４２を経て、
デコーダ４０は、データメモリ５０に格納された変数を
読み出し、これらをＡＬＵ１０において処理できるよう
にするために、個々の外部入力または出力導体と選択レ
ジスタ５１とを、選択信号４４によって活性化する。前
記区分の状態を、選択レジスタ５１に、８ビットの幅を
有する信号４３によって伝送する。ＡＬＵ１０によって
実行し、デコーダ４０における命令コードから得るべき
演算を、導線４６によって選択する。
【００２５】シフトレジスタ５２に加えて、連続データ
メモリ５０は、分割ロジック５３も含む選択レジスタ５
１を含む。シフトレジスタ５２を、この場合において、
８個の部分Ｐｉに再分し、循環させる。データメモリ５
０が８つの区分Ｐ１．．．Ｐ ８に関する８つのアドレス
のみを必要とするため、３ビットによってアドレスする
ことができる。８ビット選択レジスタ５１は、対応する
区分境界の状態を含む。２つの区分Ｐｉ間の境界を、選
択命令によって活性化する。２つの区分間の境界が不活
性の場合、これら２つの別個の区分は、１つの区分とし
て作用する。前記分割を、リセット後、第１選択命令に
よって行う。このとき、シフトレジスタ５２の区分は、
一定長を有するが、一般的には異なる。前記区分の長さ
を、例えば、短い区分を一定の変数に与え、長い区分を
暗号化演算に使用するように選択する。選択命令は、シ
フトレジスタ５２の現在の区分Ｐｉを選択し、そこか
ら、ＡＬＵ命令の列によって、データをシフトし、導線
１４を経て、処理するＡＬＵに供給する。ＡＬＵ１０の
処理結果を、シフトレジスタ入力部１５を経て、前記シ
フトレジスタの活性区分Ｐｉに再び供給する。前記ＡＬ
Ｕの処理結果は、すべての区分の直列入力位置において
並列して存在するが、このデータは、前記選択された区
分によってのみ引き継がれる。結果として、前記データ
は連続的にアクセスされ、その処理も連続的に行われ
る。データメモリ５０のアドレス処理を、選択命令によ
って、前記ＡＬＵ演算の前に行う。通常、同じ区分を複
数の連続的なＡＬＵ演算に使用するため、オーバヘッド
は相対的に小さいままである。
メモリ５０は、分割ロジック５３も含む選択レジスタ５
１を含む。シフトレジスタ５２を、この場合において、
８個の部分Ｐｉに再分し、循環させる。データメモリ５
０が８つの区分Ｐ１．．．Ｐ ８に関する８つのアドレス
のみを必要とするため、３ビットによってアドレスする
ことができる。８ビット選択レジスタ５１は、対応する
区分境界の状態を含む。２つの区分Ｐｉ間の境界を、選
択命令によって活性化する。２つの区分間の境界が不活
性の場合、これら２つの別個の区分は、１つの区分とし
て作用する。前記分割を、リセット後、第１選択命令に
よって行う。このとき、シフトレジスタ５２の区分は、
一定長を有するが、一般的には異なる。前記区分の長さ
を、例えば、短い区分を一定の変数に与え、長い区分を
暗号化演算に使用するように選択する。選択命令は、シ
フトレジスタ５２の現在の区分Ｐｉを選択し、そこか
ら、ＡＬＵ命令の列によって、データをシフトし、導線
１４を経て、処理するＡＬＵに供給する。ＡＬＵ１０の
処理結果を、シフトレジスタ入力部１５を経て、前記シ
フトレジスタの活性区分Ｐｉに再び供給する。前記ＡＬ
Ｕの処理結果は、すべての区分の直列入力位置において
並列して存在するが、このデータは、前記選択された区
分によってのみ引き継がれる。結果として、前記データ
は連続的にアクセスされ、その処理も連続的に行われ
る。データメモリ５０のアドレス処理を、選択命令によ
って、前記ＡＬＵ演算の前に行う。通常、同じ区分を複
数の連続的なＡＬＵ演算に使用するため、オーバヘッド
は相対的に小さいままである。
【００２６】以下の機能を、入力／出力ユニット６０に
おいて実現する。４つの可能な入力ポート６２、６５−
６７のうち１つを選択する。入力ポート０を基準６２に
よって示されるポートとし、他の入力ポート１、２およ
び３を基準６５−６７によって示されるポートとする。
４つの出力ポートのうち１つを選択する。出力ポート１
を基準６２によって示されるポートとし、他の出力ポー
ト３および４を基準６３および６４によって示されるポ
ートとする。入力ポート６２を外部ＳＣＬＫ信号６１と
同期させる。信号６８によってクロック同期化リセット
信号を発生する。追加クロック入力部ＰＣＬＫ６９から
内部クロック信号ＣＬＫを発生する。
おいて実現する。４つの可能な入力ポート６２、６５−
６７のうち１つを選択する。入力ポート０を基準６２に
よって示されるポートとし、他の入力ポート１、２およ
び３を基準６５−６７によって示されるポートとする。
４つの出力ポートのうち１つを選択する。出力ポート１
を基準６２によって示されるポートとし、他の出力ポー
ト３および４を基準６３および６４によって示されるポ
ートとする。入力ポート６２を外部ＳＣＬＫ信号６１と
同期させる。信号６８によってクロック同期化リセット
信号を発生する。追加クロック入力部ＰＣＬＫ６９から
内部クロック信号ＣＬＫを発生する。
【００２７】導線６１および６２を、双方向に駆動する
ことができる。デコーダ４０によって活性化された導線
４１および４２を経て、4つの可能な入力部６２、６５
−６７のうちの１つを選択し、ＡＬＵ１０に導線１３を
経て供給する。外部イベントとの同期化のための割り込
みメカニズムを省略する。代わりに、外部イベントの場
合において、少なくとも１つの入力導線を前記クロック
信号に同期させる。これらの入力導線の１つに対する１
つのデータ入力において、前記内部クロック信号を、前
記外部クロック信号の次のクロックエッジが開始するま
で抑制する。ＳＣＬＫ導線は、外部クロック信号を供給
する。ＳＣＬＫ入力部６１が信号を搬送しない場合、前
記プロセッサは停止する。前記内部クロックを、ＰＣＬ
Ｋクロック６９から発生する。出力ポート６１−６４
は、作業用レジスタ１１においてバッファリングされて
いるＡＬＵ結果を出力する。
ことができる。デコーダ４０によって活性化された導線
４１および４２を経て、4つの可能な入力部６２、６５
−６７のうちの１つを選択し、ＡＬＵ１０に導線１３を
経て供給する。外部イベントとの同期化のための割り込
みメカニズムを省略する。代わりに、外部イベントの場
合において、少なくとも１つの入力導線を前記クロック
信号に同期させる。これらの入力導線の１つに対する１
つのデータ入力において、前記内部クロック信号を、前
記外部クロック信号の次のクロックエッジが開始するま
で抑制する。ＳＣＬＫ導線は、外部クロック信号を供給
する。ＳＣＬＫ入力部６１が信号を搬送しない場合、前
記プロセッサは停止する。前記内部クロックを、ＰＣＬ
Ｋクロック６９から発生する。出力ポート６１−６４
は、作業用レジスタ１１においてバッファリングされて
いるＡＬＵ結果を出力する。
【００２８】図２Ａ−Ｄは、循環シフトレジスタ（５０
／図１）を示す。これらの図は、直列入力位置（ＳＩ）
および直列出力位置（ＳＯ）を示す。適切な区分におい
て存在する処理すべき変数を選択し、前記シフトレジス
タの他の区分をシフト及び変更することなく、前記シフ
トレジスタの個々の区分から外にシフトする。データメ
モリ５０は、固有のアドレスで動作し、すなわち、前記
可変アドレスは各動作に関して示されず、処理すべき変
数は、前記活性化区分の選択によって一回設定され、こ
の選択が変更されるまで固有に有効である。
／図１）を示す。これらの図は、直列入力位置（ＳＩ）
および直列出力位置（ＳＯ）を示す。適切な区分におい
て存在する処理すべき変数を選択し、前記シフトレジス
タの他の区分をシフト及び変更することなく、前記シフ
トレジスタの個々の区分から外にシフトする。データメ
モリ５０は、固有のアドレスで動作し、すなわち、前記
可変アドレスは各動作に関して示されず、処理すべき変
数は、前記活性化区分の選択によって一回設定され、こ
の選択が変更されるまで固有に有効である。
【００２９】前記第１選択命令の前にデータを前記デー
タ入力部に供給することはできない。リセット後の前記
第１選択命令は、前記区分境界と、対応する直列入力部
および直列出力部を決定する。前記第１選択命令は、前
記循環シフトレジスタを第１直列入力位置において再分
する。第１区分をこのようにして形成する。区分は常に
前記選択命令によって選択された直列入力位置から次の
直列入力位置まで延在し、したがって前記リングは１つ
の選択された直列入力位置のみを含むため、前記第１区
分は、完全なシフトレジスタを構成する。非分割シフト
レジスタと相違して、しかしながら、この場合におい
て、前記区分の前記入力位置（直列入力）および出力位
置（直列出力）が規定される。この第１直列入力位置
を、すべてのその後の位置と同様に、前記選択レジスタ
における格納セルにおいて格納する。前記直列出力位置
および直列入力位置は、次の選択命令まで、活性のまま
である。次の選択命令によって、前記シフトレジスタに
おける他の直列入力位置が格納されるために選択され
る。ちょうど選択された直列入力位置のシフト方向Ｒと
反対方向において見て前方に位置する前記シフトレジス
タの部分は、次の区分を構成する。この区分は、前記シ
フト方向と反対方向において見て、前記直列出力位置か
ら次の直列入力位置まで延在する。前記直列入力位置の
格納は、同時に前記区分境界を規定する。各々次の選択
命令は、前記シフトレジスタの１区分を選択及び活性化
し、この区分は、活性直列入力位置から活性直列出力位
置まで延在する。前記活性直列入力位置は、シフト方向
Ｒと反対方向において見て、前記活性直列出力位置に最
も近くに位置し、その前方にある位置である。
タ入力部に供給することはできない。リセット後の前記
第１選択命令は、前記区分境界と、対応する直列入力部
および直列出力部を決定する。前記第１選択命令は、前
記循環シフトレジスタを第１直列入力位置において再分
する。第１区分をこのようにして形成する。区分は常に
前記選択命令によって選択された直列入力位置から次の
直列入力位置まで延在し、したがって前記リングは１つ
の選択された直列入力位置のみを含むため、前記第１区
分は、完全なシフトレジスタを構成する。非分割シフト
レジスタと相違して、しかしながら、この場合におい
て、前記区分の前記入力位置（直列入力）および出力位
置（直列出力）が規定される。この第１直列入力位置
を、すべてのその後の位置と同様に、前記選択レジスタ
における格納セルにおいて格納する。前記直列出力位置
および直列入力位置は、次の選択命令まで、活性のまま
である。次の選択命令によって、前記シフトレジスタに
おける他の直列入力位置が格納されるために選択され
る。ちょうど選択された直列入力位置のシフト方向Ｒと
反対方向において見て前方に位置する前記シフトレジス
タの部分は、次の区分を構成する。この区分は、前記シ
フト方向と反対方向において見て、前記直列出力位置か
ら次の直列入力位置まで延在する。前記直列入力位置の
格納は、同時に前記区分境界を規定する。各々次の選択
命令は、前記シフトレジスタの１区分を選択及び活性化
し、この区分は、活性直列入力位置から活性直列出力位
置まで延在する。前記活性直列入力位置は、シフト方向
Ｒと反対方向において見て、前記活性直列出力位置に最
も近くに位置し、その前方にある位置である。
【００３０】前記選択命令は、２つの機能を有する。リ
セット後の第１選択命令は、前記分割を行う。前記分割
後、選択された前記区分を前記選択命令によって活性化
する。
セット後の第１選択命令は、前記分割を行う。前記分割
後、選択された前記区分を前記選択命令によって活性化
する。
【００３１】図２Ａ−２Ｄは、活性区分Ａｎと、活性直
列入力部（ＳＩａ）および直列出力部（ＳＯａ）とを毎
回示す。基準Ｓｉｎによって示される位置は、前記区分
の格納された直列入力位置を示す。
列入力部（ＳＩａ）および直列出力部（ＳＯａ）とを毎
回示す。基準Ｓｉｎによって示される位置は、前記区分
の格納された直列入力位置を示す。
【００３２】図２Ａは、前記第１選択命令後の前記シフ
トレジスタを示し、この場合において、完全なシフトレ
ジスタが活性区分Ａ１として選択されている。活性直列
出力位置ＳＯａを経て、データは前記シフトレジスタの
外にシフトされ、活性直列入力位置ＳＩａを経て、新た
なデータは区分Ａ１内に再びシフトされる。
トレジスタを示し、この場合において、完全なシフトレ
ジスタが活性区分Ａ１として選択されている。活性直列
出力位置ＳＯａを経て、データは前記シフトレジスタの
外にシフトされ、活性直列入力位置ＳＩａを経て、新た
なデータは区分Ａ１内に再びシフトされる。
【００３３】図２Ｂは、前記第２選択命令後の前記シフ
トレジスタを示し、この場合において、活性区分Ａ
２は、もはや第１の場合におけるＡ１ではない。前記第
２選択命令は、図２Ａにおけるのと同じ活性直列入力位
置ＳＩａを規定するが、活性直列出力位置ＳＯａは異な
っている。結果として、第２直列入力位置は、前記直列
出力位置と反対に、次のリセットまで格納されると規定
される。
トレジスタを示し、この場合において、活性区分Ａ
２は、もはや第１の場合におけるＡ１ではない。前記第
２選択命令は、図２Ａにおけるのと同じ活性直列入力位
置ＳＩａを規定するが、活性直列出力位置ＳＯａは異な
っている。結果として、第２直列入力位置は、前記直列
出力位置と反対に、次のリセットまで格納されると規定
される。
【００３４】図２Ｃは、第３選択命令によって活性化さ
れた区分Ａ３を示す。直列入力位置Ｓｉ３が、Ｓｉ２に
隣接して格納されたことは明らかであろう。
れた区分Ａ３を示す。直列入力位置Ｓｉ３が、Ｓｉ２に
隣接して格納されたことは明らかであろう。
【００３５】図２Ｄは、前記第２選択命令の直列入力位
置Ｓｉ２において開始する活性区分Ａ４を示す。この活
性化後、活性直列出力位置ＳＯａの背後に位置する位置
Ｓｉ ４が格納される。しかしながら、個々のビットは、
活性区分Ａｎの外に、反時計回りにシフトされる。
置Ｓｉ２において開始する活性区分Ａ４を示す。この活
性化後、活性直列出力位置ＳＯａの背後に位置する位置
Ｓｉ ４が格納される。しかしながら、個々のビットは、
活性区分Ａｎの外に、反時計回りにシフトされる。
【００３６】この配置において呼び出し構造を実装せ
ず、その結果、リターンスタックおよびリンクレジスタ
を省略することができる。繰り返し実行される命令シー
ケンスは、慣例的なようにサブルーチンとして呼び出さ
れず、実行後、開始位置に戻らない。しかしながらサブ
ルーチン呼び出しを、該ルーチンにおけるジャンプの前
に状態情報をデータレジスタに書き込み、この情報を該
ルーチンの終了時に使用し、前記ジャンプ命令の後への
飛び越し動作を行うことによってエミュレートすること
ができる。条件付ジャンプを、作業用レジスタ１１の状
態に応じて実行することができる。絶対的な宛先アドレ
スを含む２ワード命令をこれらのジャンプに使用する。
前記アドレスの第１部分を命令レジスタ２１において一
時記憶し、信号２３は２ワード命令を示す。２つの作業
用レジスタ１１および１２の内容を、これらのジャンプ
に応じて交換する。
ず、その結果、リターンスタックおよびリンクレジスタ
を省略することができる。繰り返し実行される命令シー
ケンスは、慣例的なようにサブルーチンとして呼び出さ
れず、実行後、開始位置に戻らない。しかしながらサブ
ルーチン呼び出しを、該ルーチンにおけるジャンプの前
に状態情報をデータレジスタに書き込み、この情報を該
ルーチンの終了時に使用し、前記ジャンプ命令の後への
飛び越し動作を行うことによってエミュレートすること
ができる。条件付ジャンプを、作業用レジスタ１１の状
態に応じて実行することができる。絶対的な宛先アドレ
スを含む２ワード命令をこれらのジャンプに使用する。
前記アドレスの第１部分を命令レジスタ２１において一
時記憶し、信号２３は２ワード命令を示す。２つの作業
用レジスタ１１および１２の内容を、これらのジャンプ
に応じて交換する。
【００３７】プログラムメモリ３０を、本実施形態にお
いて、２ｋ×６ビット幅を含むＲＯＭとする。この幅
を、任意に７ビットに増やすことができる。前記容量
は、用途に依存する。前記ワード幅の７ビットへの拡張
は、より大きな命令の組を可能にし、このときアドレス
空間も増大する。前記ワード幅の増加によって、前記プ
ログラムメモリを８ｋに拡大することもでき、その結
果、必要なメモリ容量と、したがって、前記チップにお
いて必要な表面積とを、関連した用途に適合させること
ができる。
いて、２ｋ×６ビット幅を含むＲＯＭとする。この幅
を、任意に７ビットに増やすことができる。前記容量
は、用途に依存する。前記ワード幅の７ビットへの拡張
は、より大きな命令の組を可能にし、このときアドレス
空間も増大する。前記ワード幅の増加によって、前記プ
ログラムメモリを８ｋに拡大することもでき、その結
果、必要なメモリ容量と、したがって、前記チップにお
いて必要な表面積とを、関連した用途に適合させること
ができる。
【００３８】シフトレジスタ５２として構成されるデー
タメモリ５０は、恒久的に調節された区分で動作するこ
とができ、したがって、必要な分割ロジックを減少させ
ることができる。追加のレジスタも、７ビットの幅を有
する命令を使用する場合、可能である。
タメモリ５０は、恒久的に調節された区分で動作するこ
とができ、したがって、必要な分割ロジックを減少させ
ることができる。追加のレジスタも、７ビットの幅を有
する命令を使用する場合、可能である。
【図１】 本発明によるプログラム可能構造を詳細に示
すブロック図である。
すブロック図である。
【図２】 循環データメモリの構造を示す線図である。
１０ ＡＬＵ １１、１２ 作業用レジスタ ２０ 制御ユニット ２１ 命令レジスタ ２２ プログラムカウンタ ４０ デコーダ ５０ 直列データメモリ ５２ 選択レジスタ ５２ シフトレジスタ ６０ 入力／出力ユニット
───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ
Claims (8)
- 【請求項１】 １ビット処理構造に基づいたＡＬＵと、 １ビットのワード幅を有する循環シフトレジスタとして
実現され、データを、データ出力部から前記ＡＬＵに単
一方向シフト演算によって連続的に供給することができ
るデータメモリとを含み、前記ＡＬＵが、データを前記
シフトレジスタに共通データ入力部を経て供給すること
ができる、プログラム可能データ処理装置において、 前記シフトレジスタを分割することができ、活性区分
は、選択命令によって一度選択されると、他の選択命令
が他の区分を活性化するまで活性のままであり、 データを前記ＡＬＵに前記区分の終端におけるデータ出
力部から供給することができ、データを前記ＡＬＵから
前記区分の始端における前記区分のデータ入力部に供給
することができることを特徴とするプログラム可能デー
タ処理装置。 - 【請求項２】 請求項１に記載のプログラム可能データ
処理装置において、前記ＡＬＵに関連する２つの直列に
接続された１ビット作業用レジスタが存在し、第２の前
記作業用レジスタが第１の前記作業用レジスタの前の値
を含み、前記ＡＬＵが、前記第１作業用レジスタおよび
第２作業用レジスタに、互いに別個の値を供給すること
を特徴とするプログラム可能データ処理装置。 - 【請求項３】 請求項１に記載のプログラム可能データ
処理装置において、前記シフトレジスタを、命令によっ
て異なった長さの区分に再分できることを特徴とするプ
ログラム可能データ処理装置。 - 【請求項４】 請求項１に記載のプログラム可能データ
処理装置において、制御ユニットが、前記プログラムメ
モリにおける命令のアドレスを形成するために、次の命
令に関する次のアドレスを現在の命令のビットシーケン
スから発生する循環シフトレジスタとして構成されたプ
ログラムカウンタを使用することを特徴とするプログラ
ム可能データ処理装置。 - 【請求項５】 請求項１に記載のプログラム可能データ
処理装置において、前記第１の１ビット作業用レジスタ
の状態に排他的に依存する条件付ジャンプのみを行うこ
とができ、これらのジャンプ命令を２ワード命令として
実現したことを特徴とするプログラム可能データ処理装
置。 - 【請求項６】 請求項１に記載のプログラム可能データ
処理装置において、装置全体を非同期ロジックにおいて
実現したことを特徴とするプログラム可能データ処理装
置。 - 【請求項７】 請求項１ないし６のいずれか１項に記載
のデータ処理装置を有するデータキャリア。 - 【請求項８】 請求項１ないし６のいずれか１項に記載
のデータ処理装置を有する読み出し装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19837101A DE19837101C2 (de) | 1998-08-17 | 1998-08-17 | Programmierbare 1-Bit Datenverarbeitungsanordnung |
| DE19837101:2 | 1998-08-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000066892A true JP2000066892A (ja) | 2000-03-03 |
Family
ID=7877680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23048199A Ceased JP2000066892A (ja) | 1998-08-17 | 1999-08-17 | プログラム可能１ビットデ―タ処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6385717B1 (ja) |
| EP (1) | EP0981079B1 (ja) |
| JP (1) | JP2000066892A (ja) |
| DE (2) | DE19837101C2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113485954B (zh) * | 2021-06-29 | 2023-04-11 | 中国科学院近代物理研究所 | 一种can控制单元和离子加速器电源控制器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987004541A1 (en) * | 1986-01-27 | 1987-07-30 | Fujitsu Limited | Central processing unit |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1448041A (en) * | 1974-05-23 | 1976-09-02 | Standard Telephones Cables Ltd | Data processing equipment |
| US4314349A (en) * | 1979-12-31 | 1982-02-02 | Goodyear Aerospace Corporation | Processing element for parallel array processors |
| US4615015A (en) * | 1981-02-06 | 1986-09-30 | Hewlett-Packard Company | Self-contained electronic computer including means for immediately executing or storing alphanumeric statements entered into the computer |
| US4799149A (en) * | 1983-03-30 | 1989-01-17 | Siemens Aktiengesellschaft | Hybrid associative memory composed of a non-associative basic storage and an associative surface, as well as method for searching and sorting data stored in such a hybrid associative memory |
| DE3824306A1 (de) * | 1988-07-18 | 1990-02-01 | Frederic Dedek | Mikroprozessor mit seriellem datenbus und signalleitung(en) zur ermittlung der datenlaenge |
| GB8925723D0 (en) * | 1989-11-14 | 1990-01-04 | Amt Holdings | Processor array system |
| US5471628A (en) * | 1992-06-30 | 1995-11-28 | International Business Machines Corporation | Multi-function permutation switch for rotating and manipulating an order of bits of an input data byte in either cyclic or non-cyclic mode |
| US5450604A (en) * | 1992-12-18 | 1995-09-12 | Xerox Corporation | Data rotation using parallel to serial units that receive data from memory units and rotation buffer that provides rotated data to memory units |
| JP3469941B2 (ja) * | 1994-07-15 | 2003-11-25 | 三菱電機株式会社 | プログラム実行制御装置および方法 |
| US5704052A (en) * | 1994-11-06 | 1997-12-30 | Unisys Corporation | Bit processing unit for performing complex logical operations within a single clock cycle |
| US6005903A (en) * | 1996-07-08 | 1999-12-21 | Mendelovicz; Ephraim | Digital correlator |
-
1998
- 1998-08-17 DE DE19837101A patent/DE19837101C2/de not_active Expired - Fee Related
-
1999
- 1999-08-09 DE DE59914464T patent/DE59914464D1/de not_active Expired - Lifetime
- 1999-08-09 EP EP99202593A patent/EP0981079B1/de not_active Expired - Lifetime
- 1999-08-17 US US09/375,948 patent/US6385717B1/en not_active Expired - Fee Related
- 1999-08-17 JP JP23048199A patent/JP2000066892A/ja not_active Ceased
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987004541A1 (en) * | 1986-01-27 | 1987-07-30 | Fujitsu Limited | Central processing unit |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19837101A1 (de) | 2000-02-24 |
| US6385717B1 (en) | 2002-05-07 |
| DE19837101C2 (de) | 2000-11-23 |
| EP0981079B1 (de) | 2007-08-22 |
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