JP3469941B2 - プログラム実行制御装置および方法 - Google Patents
プログラム実行制御装置および方法Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
-
- G—PHYSICS
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- G06F9/321—Program or instruction counter, e.g. incrementing
-
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/72—Indexing scheme relating to groups G06F7/72 - G06F7/729
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、命令記憶装置に命令
を格納し、命令記憶装置のアドレスを指定していくこと
により命令を一定の順序で読出してプログラム実行装置
に与えるためのプログラム実行制御装置および方法に関
し、特に、そのような命令の読出をより高速に行なえ
る、比較的小規模な回路で実現できるプログラム実行制
御装置および方法と、そうした装置および方法により読
出可能な形式にプログラムを変換するプログラム変換方
法に関する。
を格納し、命令記憶装置のアドレスを指定していくこと
により命令を一定の順序で読出してプログラム実行装置
に与えるためのプログラム実行制御装置および方法に関
し、特に、そのような命令の読出をより高速に行なえ
る、比較的小規模な回路で実現できるプログラム実行制
御装置および方法と、そうした装置および方法により読
出可能な形式にプログラムを変換するプログラム変換方
法に関する。
【０００２】
【従来の技術】図１６に、マイクロプロセッサなどにお
いてプログラムの実行順序を制御するためのプログラム
実行制御装置（以下「プログラム制御部」と呼ぶ）の従
来例を示す。図１６を参照して従来のプログラム制御部
は、プログラムカウンタ（ＰＣ）３００と、命令メモリ
３２と、命令デコーダ３４と、インクリメンタ３０２
と、セレクタ３０４とを含む。
いてプログラムの実行順序を制御するためのプログラム
実行制御装置（以下「プログラム制御部」と呼ぶ）の従
来例を示す。図１６を参照して従来のプログラム制御部
は、プログラムカウンタ（ＰＣ）３００と、命令メモリ
３２と、命令デコーダ３４と、インクリメンタ３０２
と、セレクタ３０４とを含む。
【０００３】命令メモリ３２は、プログラムの命令をプ
ログラムアドレス順に記憶している。プログラムアドレ
スは通常１ずつ増すように設定され、命令メモリ３２に
配置される際にも、アドレスが１ずつ増加する連続した
メモリ空間に配置される。命令メモリ３２は、与えられ
るｎビットアドレス３１０から命令語３８（ｍビット）
を読出し、命令デコーダ３４に与えるためのものであ
る。
ログラムアドレス順に記憶している。プログラムアドレ
スは通常１ずつ増すように設定され、命令メモリ３２に
配置される際にも、アドレスが１ずつ増加する連続した
メモリ空間に配置される。命令メモリ３２は、与えられ
るｎビットアドレス３１０から命令語３８（ｍビット）
を読出し、命令デコーダ３４に与えるためのものであ
る。
【０００４】命令デコーダ３４は、ｍビットの命令語３
８をデコードし、命令に応じたｌ（エル）ビットの制御
信号４０を演算器などの実行装置に与えるためのもので
ある。命令デコーダ３４はまた、命令語を解読し、セレ
クタ３０４に対して選択信号４２と、ジャンプアドレス
４４などを出力する。
８をデコードし、命令に応じたｌ（エル）ビットの制御
信号４０を演算器などの実行装置に与えるためのもので
ある。命令デコーダ３４はまた、命令語を解読し、セレ
クタ３０４に対して選択信号４２と、ジャンプアドレス
４４などを出力する。
【０００５】セレクタ３０４は、命令デコーダ３４から
与えられる選択信号４２に基づいて、インクリメンタ３
０２のｎビットの出力３０６と、命令デコーダ３４から
のｎビットのジャンプアドレス４４とのいずれかを選択
して出力３０８（ｎビット）としてプログラムカウンタ
３００に与えるためのものである。
与えられる選択信号４２に基づいて、インクリメンタ３
０２のｎビットの出力３０６と、命令デコーダ３４から
のｎビットのジャンプアドレス４４とのいずれかを選択
して出力３０８（ｎビット）としてプログラムカウンタ
３００に与えるためのものである。
【０００６】プログラムカウンタ３００は、命令メモリ
３２から命令語を読出すためのアドレス３１０を出力す
るためのものである。プログラムカウンタ３００の出力
３１０はインクリメンタ３０２にも与えられる。
３２から命令語を読出すためのアドレス３１０を出力す
るためのものである。プログラムカウンタ３００の出力
３１０はインクリメンタ３０２にも与えられる。
【０００７】インクリメンタ３０２は、プログラムカウ
ンタ３００の値をインクリメント（１加算）してｎビッ
ト出力３０６をセレクタ３０４に与えるためのものであ
る。
ンタ３００の値をインクリメント（１加算）してｎビッ
ト出力３０６をセレクタ３０４に与えるためのものであ
る。
【０００８】この図１６に示されるプログラム制御部は
以下のように動作する。まずリセット動作などでプログ
ラムカウンタ３００は０にセットされる。プログラムカ
ウンタ３００の出力３１０は命令メモリ３２のアドレス
となり、命令メモリ３２のアドレス０番地の命令が命令
語３８として読出される。読出された命令語３８は命令
デコーダ３４で解読され、選択信号４２、制御信号４
０、ジャンプアドレス４４などが出力される。
以下のように動作する。まずリセット動作などでプログ
ラムカウンタ３００は０にセットされる。プログラムカ
ウンタ３００の出力３１０は命令メモリ３２のアドレス
となり、命令メモリ３２のアドレス０番地の命令が命令
語３８として読出される。読出された命令語３８は命令
デコーダ３４で解読され、選択信号４２、制御信号４
０、ジャンプアドレス４４などが出力される。
【０００９】プログラムカウンタ３００の出力３１０は
同時にインクリメンタ３０２にも与えられ、インクリメ
ンタ３０２でインクリメントされてセレクタ３０４に与
えられる。命令デコーダ３４からの選択信号４２が、イ
ンクリメンタ３０２の出力を選択するようにセレクタ３
０４を制御している場合、セレクタ３０４はインクリメ
ンタ３０２の出力３０６を選択してプログラムカウンタ
３００に与える。したがって選択信号４２が、インクリ
メンタ３０２の出力を選択する値である限り、プログラ
ムカウンタ３００の出力３１０は１ずつ増加していく。
同時にインクリメンタ３０２にも与えられ、インクリメ
ンタ３０２でインクリメントされてセレクタ３０４に与
えられる。命令デコーダ３４からの選択信号４２が、イ
ンクリメンタ３０２の出力を選択するようにセレクタ３
０４を制御している場合、セレクタ３０４はインクリメ
ンタ３０２の出力３０６を選択してプログラムカウンタ
３００に与える。したがって選択信号４２が、インクリ
メンタ３０２の出力を選択する値である限り、プログラ
ムカウンタ３００の出力３１０は１ずつ増加していく。
【００１０】命令デコーダ３４により解読された命令が
分岐命令である場合、命令デコーダ３４はジャンプアド
レス４４を出力するとともに、ジャンプアドレス４４を
選択するようにセレクタ３０４を制御する選択信号４２
をセレクタ３０４に与える。セレクタ３０４はジャンプ
アドレス４４を選択してプログラムカウンタ３００に与
える。したがってプログラムカウンタ３００の値はこの
場合、ジャンプアドレスに設定される。
分岐命令である場合、命令デコーダ３４はジャンプアド
レス４４を出力するとともに、ジャンプアドレス４４を
選択するようにセレクタ３０４を制御する選択信号４２
をセレクタ３０４に与える。セレクタ３０４はジャンプ
アドレス４４を選択してプログラムカウンタ３００に与
える。したがってプログラムカウンタ３００の値はこの
場合、ジャンプアドレスに設定される。
【００１１】なおこの図１６に示される例は模式化した
簡単な例を示してあるが、実際にはこれ以外にもサブル
ーチンのコールアドレス、戻りアドレス、割込みアドレ
スなどがセレクタ３０４の選択対象となる。
簡単な例を示してあるが、実際にはこれ以外にもサブル
ーチンのコールアドレス、戻りアドレス、割込みアドレ
スなどがセレクタ３０４の選択対象となる。
【００１２】図１７は、図１６に示される命令メモリ３
２にプログラムをダウンロードするまでのフローを示
す。まずステップ９０で、高級言語でプログラムを作成
する。これら高級プログラムを、アセンブラ、リンカ、
コンパイラを用いて機械語に変換するとともに、命令メ
モリへのアドレス割当てをステップ９２で行なう。ステ
ップ９６で、機械語に変換されたプログラムを実メモリ
（命令メモリ）にロードする。この場合の実メモリ内で
の命令の配置については図１８を参照して後述する。さ
らにステップ３２０で、プログラムカウンタを用いて実
メモリ上に配置されたプログラムの実行を行なう。
２にプログラムをダウンロードするまでのフローを示
す。まずステップ９０で、高級言語でプログラムを作成
する。これら高級プログラムを、アセンブラ、リンカ、
コンパイラを用いて機械語に変換するとともに、命令メ
モリへのアドレス割当てをステップ９２で行なう。ステ
ップ９６で、機械語に変換されたプログラムを実メモリ
（命令メモリ）にロードする。この場合の実メモリ内で
の命令の配置については図１８を参照して後述する。さ
らにステップ３２０で、プログラムカウンタを用いて実
メモリ上に配置されたプログラムの実行を行なう。
【００１３】図１８は、図１７のステップ９６でプログ
ラムが実メモリにロードされる際の、実メモリ上のプロ
グラムアドレスの配置を示す。図１８を参照して、アセ
ンブラ、リンカ、コンパイラを用いて機械語に変換され
たプログラムに含まれる命令が１２７個ある場合を想定
し、これらを命令１〜命令１２７と呼ぶことにする。こ
れら命令には、０〜１２６のプログラムアドレスが順に
割当てられる。実メモリにロードされる際には、各命令
のプログラムアドレスは、先頭の命令１を基準として元
のプログラムアドレスの順に０〜１２６の範囲で１ずつ
増加するアドレスとなる。
ラムが実メモリにロードされる際の、実メモリ上のプロ
グラムアドレスの配置を示す。図１８を参照して、アセ
ンブラ、リンカ、コンパイラを用いて機械語に変換され
たプログラムに含まれる命令が１２７個ある場合を想定
し、これらを命令１〜命令１２７と呼ぶことにする。こ
れら命令には、０〜１２６のプログラムアドレスが順に
割当てられる。実メモリにロードされる際には、各命令
のプログラムアドレスは、先頭の命令１を基準として元
のプログラムアドレスの順に０〜１２６の範囲で１ずつ
増加するアドレスとなる。
【００１４】
【発明が解決しようとする課題】従来のプログラム制御
装置では、プログラムカウンタをインクリメントするた
めにインクリメンタを使用する必要がある。インクリメ
ント処理には、当然に加算処理が含まれるが、加算処理
に伴うキャリー遅延などのため、インクリメンタの動作
速度が遅くなるという欠点がある。プロセッサの動作速
度の向上が望まれている点に鑑みると、このように動作
の遅いインクリメンタを使用することは望ましくない。
一方、加算処理の速度を上げるために、たとえば特開平
１−１９３９３１号公報に示されるように、インクリメ
ンタを複数のブロックに分割し、ブロックごとにキャリ
ー制御回路を備え、ブロック別にキャリーを発生するこ
とによりキャリーによる伝搬遅延を短くしてインクリメ
ンタの動作を高速化する手法が提案されている。しかし
このような装置では、インクリメンタの回路規模が大き
くなるうえ、動作速度の向上が回路規模の増大に見合う
ほどではないという問題点があった。またこうした問題
点を解消するうえで、大規模なプログラムや多数のプロ
グラムを実行する場合でも、メモリを有効に活用して命
令を高速に読出せれば望ましい。
装置では、プログラムカウンタをインクリメントするた
めにインクリメンタを使用する必要がある。インクリメ
ント処理には、当然に加算処理が含まれるが、加算処理
に伴うキャリー遅延などのため、インクリメンタの動作
速度が遅くなるという欠点がある。プロセッサの動作速
度の向上が望まれている点に鑑みると、このように動作
の遅いインクリメンタを使用することは望ましくない。
一方、加算処理の速度を上げるために、たとえば特開平
１−１９３９３１号公報に示されるように、インクリメ
ンタを複数のブロックに分割し、ブロックごとにキャリ
ー制御回路を備え、ブロック別にキャリーを発生するこ
とによりキャリーによる伝搬遅延を短くしてインクリメ
ンタの動作を高速化する手法が提案されている。しかし
このような装置では、インクリメンタの回路規模が大き
くなるうえ、動作速度の向上が回路規模の増大に見合う
ほどではないという問題点があった。またこうした問題
点を解消するうえで、大規模なプログラムや多数のプロ
グラムを実行する場合でも、メモリを有効に活用して命
令を高速に読出せれば望ましい。
【００１５】それゆえに、請求項１から５に記載の発明
の目的は、比較的小規模な回路を用いて、命令を高速に
読出せるプログラム実行制御装置および方法を提供する
ことである。
の目的は、比較的小規模な回路を用いて、命令を高速に
読出せるプログラム実行制御装置および方法を提供する
ことである。
【００１６】請求項６に記載の発明の目的は、比較的小
規模な回路を用いて命令を高速に読出すことができ、か
つ、大規模なプログラムや多数のプログラムを、メモリ
を有効に活用して実行させることが可能なプログラム実
行制御方法を提供することである。
規模な回路を用いて命令を高速に読出すことができ、か
つ、大規模なプログラムや多数のプログラムを、メモリ
を有効に活用して実行させることが可能なプログラム実
行制御方法を提供することである。
【００１７】
【００１８】
【課題を解決するための手段】請求項１に記載の発明に
係るプログラム実行制御装置は、命令記憶手段と、命令
記憶手段から命令を読出す手段と、デコード手段とを含
む。命令記憶手段は、プログラムの命令を、あるＭ系列
疑似乱数シーケンスにより順番に指定されるアドレス
に、各命令のプログラムアドレス順に記憶する。読出す
手段は、あるＭ系列疑似乱数シーケンスを発生するため
のフィードバックシフトレジスタ手段を有し、発生され
た疑似乱数と、命令の実行結果とに基づくアドレス指定
により命令記憶手段から命令を読出す。デコード手段
は、読出された命令をデコードして、読出された命令に
対応する制御信号をプログラム実行装置に出力するとと
もに、次の疑似乱数と、読出された命令によって定まる
飛び先アドレスとのいずれを選択するかを示す選択信号
と、飛び先アドレスとを、読出す手段に与える。
係るプログラム実行制御装置は、命令記憶手段と、命令
記憶手段から命令を読出す手段と、デコード手段とを含
む。命令記憶手段は、プログラムの命令を、あるＭ系列
疑似乱数シーケンスにより順番に指定されるアドレス
に、各命令のプログラムアドレス順に記憶する。読出す
手段は、あるＭ系列疑似乱数シーケンスを発生するため
のフィードバックシフトレジスタ手段を有し、発生され
た疑似乱数と、命令の実行結果とに基づくアドレス指定
により命令記憶手段から命令を読出す。デコード手段
は、読出された命令をデコードして、読出された命令に
対応する制御信号をプログラム実行装置に出力するとと
もに、次の疑似乱数と、読出された命令によって定まる
飛び先アドレスとのいずれを選択するかを示す選択信号
と、飛び先アドレスとを、読出す手段に与える。
【００１９】請求項２に記載の発明に係るプログラム実
行制御装置は、請求項１に記載の装置であって、そのフ
ィードバックシフトレジスタ手段は、１つのシフトレジ
スタを構成するように接続可能な複数個の１ビットレジ
スタと、論理回路と、選択手段とを含む。論理回路は、
複数個の１ビットレジスタのうちの所定の複数個のもの
の出力に対してある論理演算を行ない、シフトレジスタ
の先頭の１ビットレジスタにフィードバックする。それ
によって複数個の１ビットレジスタの出力があるＭ系列
疑似乱数を形成可能である。選択手段は、選択信号に応
答して、複数個の１ビットレジスタが論理回路を介して
シフトレジスタを構成するような接続と、複数個の１ビ
ットレジスタに、飛び先アドレスの対応するビットがそ
れぞれ入力されるような接続との間で、複数個の１ビッ
トレジスタの接続を選択する。
行制御装置は、請求項１に記載の装置であって、そのフ
ィードバックシフトレジスタ手段は、１つのシフトレジ
スタを構成するように接続可能な複数個の１ビットレジ
スタと、論理回路と、選択手段とを含む。論理回路は、
複数個の１ビットレジスタのうちの所定の複数個のもの
の出力に対してある論理演算を行ない、シフトレジスタ
の先頭の１ビットレジスタにフィードバックする。それ
によって複数個の１ビットレジスタの出力があるＭ系列
疑似乱数を形成可能である。選択手段は、選択信号に応
答して、複数個の１ビットレジスタが論理回路を介して
シフトレジスタを構成するような接続と、複数個の１ビ
ットレジスタに、飛び先アドレスの対応するビットがそ
れぞれ入力されるような接続との間で、複数個の１ビッ
トレジスタの接続を選択する。
【００２０】請求項３に記載の発明に係るプログラム実
行制御装置は、請求項２に記載の装置であって、その選
択手段は、複数個の１ビットレジスタにそれぞれ対応し
て設けられる複数個のセレクタを含む。セレクタは、選
択信号に応答して、シフトレジスタにおけるフィードバ
ックシフト経路内の前段から与えられるビットと、飛び
先アドレスのうちの対応の１ビットとのいずれか一方を
選択して対応の１ビットレジスタに与える。論理回路
は、非排他的論理和回路を含む。非排他的論理和回路
は、複数個の１ビットレジスタのうちの、所定の２つの
出力の非排他的論理和をとって、先頭の１ビットレジス
タに対応するセレクタにフィードバックする。
行制御装置は、請求項２に記載の装置であって、その選
択手段は、複数個の１ビットレジスタにそれぞれ対応し
て設けられる複数個のセレクタを含む。セレクタは、選
択信号に応答して、シフトレジスタにおけるフィードバ
ックシフト経路内の前段から与えられるビットと、飛び
先アドレスのうちの対応の１ビットとのいずれか一方を
選択して対応の１ビットレジスタに与える。論理回路
は、非排他的論理和回路を含む。非排他的論理和回路
は、複数個の１ビットレジスタのうちの、所定の２つの
出力の非排他的論理和をとって、先頭の１ビットレジス
タに対応するセレクタにフィードバックする。
【００２１】請求項４に記載の発明に係るプログラム実
行制御装置は、請求項２に記載の装置であって、フィー
ドバックシフトレジスタ手段は、７個の１ビットレジス
タを含む。選択手段は、７個の１ビットレジスタにそれ
ぞれ対応して設けられる７個のセレクタを含む。セレク
タは、選択信号に応答して、シフトレジスタにおけるフ
ィードバックシフト経路内の前段から与えられるビット
と、飛び先アドレスのうちの対応の１ビットとのいずれ
か一方を選択して対応の１ビットレジスタに与える。論
理回路は、非排他的論理和回路を含む。非排他的論理和
回路は、７個の１ビットレジスタのうちの、ビット２お
よびビット６に対応する２つの１ビットレジスタの出力
の非排他的論理和をとって、先頭の１ビットレジスタに
対応するセレクタに与える。
行制御装置は、請求項２に記載の装置であって、フィー
ドバックシフトレジスタ手段は、７個の１ビットレジス
タを含む。選択手段は、７個の１ビットレジスタにそれ
ぞれ対応して設けられる７個のセレクタを含む。セレク
タは、選択信号に応答して、シフトレジスタにおけるフ
ィードバックシフト経路内の前段から与えられるビット
と、飛び先アドレスのうちの対応の１ビットとのいずれ
か一方を選択して対応の１ビットレジスタに与える。論
理回路は、非排他的論理和回路を含む。非排他的論理和
回路は、７個の１ビットレジスタのうちの、ビット２お
よびビット６に対応する２つの１ビットレジスタの出力
の非排他的論理和をとって、先頭の１ビットレジスタに
対応するセレクタに与える。
【００２２】
【００２３】請求項５に記載のプログラム実行制御方法
は、命令メモリを準備するステップと、命令メモリから
命令を読出すステップと、読出された命令をデコードす
るステップと、読出すステップおよびデコードするステ
ップを所定の条件が成立するまで繰返し実行するステッ
プとを含む。命令メモリを準備するステップでは、ある
プログラムの命令が、あるＭ系列疑似乱数シーケンスに
より順番に指定されるアドレスに、各命令のプログラム
アドレス順に従って記憶した命令メモリを準備する。読
出すステップでは、そのＭ系列疑似乱数シーケンスに従
って疑似乱数を発生するためのフィードバックシフトレ
ジスタ手段を用いて疑似乱数を発生する。発生された疑
似乱数と、命令の実行結果とに基づくアドレス指定によ
り命令メモリから命令を読出す。デコードするステップ
では、読出された命令をデコードして、読出された命令
に対応する制御信号をプログラム実行装置に出力する。
さらに、次の疑似乱数により指定されるアドレスと、読
出された命令によって定まる飛び先アドレスとの、いず
れを選択するかを示す選択信号と、飛び先アドレスとを
出力する。読出すステップと、デコードするステップと
を所定の条件が成立するまで繰返し実行する。
は、命令メモリを準備するステップと、命令メモリから
命令を読出すステップと、読出された命令をデコードす
るステップと、読出すステップおよびデコードするステ
ップを所定の条件が成立するまで繰返し実行するステッ
プとを含む。命令メモリを準備するステップでは、ある
プログラムの命令が、あるＭ系列疑似乱数シーケンスに
より順番に指定されるアドレスに、各命令のプログラム
アドレス順に従って記憶した命令メモリを準備する。読
出すステップでは、そのＭ系列疑似乱数シーケンスに従
って疑似乱数を発生するためのフィードバックシフトレ
ジスタ手段を用いて疑似乱数を発生する。発生された疑
似乱数と、命令の実行結果とに基づくアドレス指定によ
り命令メモリから命令を読出す。デコードするステップ
では、読出された命令をデコードして、読出された命令
に対応する制御信号をプログラム実行装置に出力する。
さらに、次の疑似乱数により指定されるアドレスと、読
出された命令によって定まる飛び先アドレスとの、いず
れを選択するかを示す選択信号と、飛び先アドレスとを
出力する。読出すステップと、デコードするステップと
を所定の条件が成立するまで繰返し実行する。
【００２４】請求項６に記載のプログラム実行制御方法
は、あるプログラムを複数個のセグメントに分割するス
テップと、命令メモリを、複数個のセグメント記憶領域
に分割するステップと、命令の配列を変更するステップ
と、プログラム実行装置で実行すべき命令を特定する第
１のステップと、実行すべき命令を命令メモリから読出
すステップと、読出された命令をデコードするステップ
と、次に読出すべき命令を特定する第２のステップと、
読出すステップ、出力するステップ、および特定する第
２のステップを、所定の条件が成立するまで繰返し実行
するステップとを含む。
は、あるプログラムを複数個のセグメントに分割するス
テップと、命令メモリを、複数個のセグメント記憶領域
に分割するステップと、命令の配列を変更するステップ
と、プログラム実行装置で実行すべき命令を特定する第
１のステップと、実行すべき命令を命令メモリから読出
すステップと、読出された命令をデコードするステップ
と、次に読出すべき命令を特定する第２のステップと、
読出すステップ、出力するステップ、および特定する第
２のステップを、所定の条件が成立するまで繰返し実行
するステップとを含む。
【００２５】
【００２６】
【作用】請求項１に記載の発明に係るプログラム実行制
御装置によれば、読出す手段によって、命令記憶手段
の、あるＭ系列疑似乱数シーケンスにより順番に指定さ
れるアドレスから命令が読出され、デコード手段に与え
られる。命令記憶手段は、プログラムの命令を、そのＭ
系列疑似乱数シーケンス内でその命令のプログラムアド
レスの順番に発生される乱数により指定されるアドレス
に記憶している。したがって命令はそのプログラムアド
レスに従って命令記憶手段から読出されて実行される。
Ｍ系列疑似乱数シーケンスはフィードバックシフトレジ
スタ手段を用いて発生されるもので、加算処理を含まず
高速に疑似乱数を発生できる。
御装置によれば、読出す手段によって、命令記憶手段
の、あるＭ系列疑似乱数シーケンスにより順番に指定さ
れるアドレスから命令が読出され、デコード手段に与え
られる。命令記憶手段は、プログラムの命令を、そのＭ
系列疑似乱数シーケンス内でその命令のプログラムアド
レスの順番に発生される乱数により指定されるアドレス
に記憶している。したがって命令はそのプログラムアド
レスに従って命令記憶手段から読出されて実行される。
Ｍ系列疑似乱数シーケンスはフィードバックシフトレジ
スタ手段を用いて発生されるもので、加算処理を含まず
高速に疑似乱数を発生できる。
【００２７】請求項２に記載の発明に係るプログラム実
行制御装置によれば、フィードバックシフトレジスタ手
段の複数個の１ビットレジスタの出力によりあるＭ系列
疑似乱数が形成される。選択手段は、１ビットシフトレ
ジスタをフィードバックシフトレジスタとして接続して
次の乱数を発生させたり、１ビットシフトレジスタに飛
び先アドレスを示す値を格納させたりできる。したがっ
て、フィードバックレジスタ手段の出力をある疑似乱数
シーケンスに従って変化させることと、選択信号に応答
して、フィードバックレジスタ手段の出力を飛び先アド
レスに変化させ、そこから次の乱数の発生を再開させる
こととができる。
行制御装置によれば、フィードバックシフトレジスタ手
段の複数個の１ビットレジスタの出力によりあるＭ系列
疑似乱数が形成される。選択手段は、１ビットシフトレ
ジスタをフィードバックシフトレジスタとして接続して
次の乱数を発生させたり、１ビットシフトレジスタに飛
び先アドレスを示す値を格納させたりできる。したがっ
て、フィードバックレジスタ手段の出力をある疑似乱数
シーケンスに従って変化させることと、選択信号に応答
して、フィードバックレジスタ手段の出力を飛び先アド
レスに変化させ、そこから次の乱数の発生を再開させる
こととができる。
【００２８】請求項３に記載の発明に係るプログラム実
行制御装置によれば、セレクタは、選択信号に応答し
て、シフトレジスタにおけるフィードバックシフト経路
内の前段から与えられるビットと、飛び先アドレスのう
ちの対応の１ビットとのいずれか一方を選択して対応の
１ビットレジスタに与える。非排他的論理和回路は、複
数個の１ビットレジスタのうちの、所定の２つの出力の
非排他的論理和と、先頭の１ビットレジスタに対応する
セレクタにフィードバックする。このような構成によ
り、Ｍ系列疑似乱数を出力可能なフィードバックシフト
を形成できるとともに、そのフィードバックシフトレジ
スタを構成する各１ビットレジスタに、飛び先アドレス
の対応のビットを格納させることも可能になる。
行制御装置によれば、セレクタは、選択信号に応答し
て、シフトレジスタにおけるフィードバックシフト経路
内の前段から与えられるビットと、飛び先アドレスのう
ちの対応の１ビットとのいずれか一方を選択して対応の
１ビットレジスタに与える。非排他的論理和回路は、複
数個の１ビットレジスタのうちの、所定の２つの出力の
非排他的論理和と、先頭の１ビットレジスタに対応する
セレクタにフィードバックする。このような構成によ
り、Ｍ系列疑似乱数を出力可能なフィードバックシフト
を形成できるとともに、そのフィードバックシフトレジ
スタを構成する各１ビットレジスタに、飛び先アドレス
の対応のビットを格納させることも可能になる。
【００２９】請求項４に記載の発明に係るプログラム実
行制御装置によれば、フィードバックシフトレジスタ手
段は、１サイクルで０〜１２６の２7 −１個の値のそれ
ぞれを１回ずつとる疑似乱数を発生できる。従来の７ビ
ットのプログラムカウンタで計数できる値は２7 個であ
る。したがって本請求項記載の発明によれば、７ビット
のプログラムカウンタを用いて行なうのとほぼ同様にプ
ログラムの実行を制御でき、しかもプログラムカウンタ
よりも高速に行なえる。
行制御装置によれば、フィードバックシフトレジスタ手
段は、１サイクルで０〜１２６の２7 −１個の値のそれ
ぞれを１回ずつとる疑似乱数を発生できる。従来の７ビ
ットのプログラムカウンタで計数できる値は２7 個であ
る。したがって本請求項記載の発明によれば、７ビット
のプログラムカウンタを用いて行なうのとほぼ同様にプ
ログラムの実行を制御でき、しかもプログラムカウンタ
よりも高速に行なえる。
【００３０】
【００３１】請求項５に記載のプログラム実行制御方法
によれば、読出すステップと、出力するステップとを所
定の条件が成立するまで繰返し実行することで、プログ
ラムカウンタを用いたアドレッシングではなく、疑似乱
数シーケンスに従ったアドレッシングで命令をプログラ
ムアドレスに従って読出して実行できる。Ｍ系列疑似乱
数シーケンスは高速に発生できるので、インクリメンタ
を利用した場合よりも命令の読出が高速になる。またＭ
系列疑似乱数シーケンスはたとえばフィードバックシフ
トレジスタなどを用いた比較的小規模な回路で発生でき
る。
によれば、読出すステップと、出力するステップとを所
定の条件が成立するまで繰返し実行することで、プログ
ラムカウンタを用いたアドレッシングではなく、疑似乱
数シーケンスに従ったアドレッシングで命令をプログラ
ムアドレスに従って読出して実行できる。Ｍ系列疑似乱
数シーケンスは高速に発生できるので、インクリメンタ
を利用した場合よりも命令の読出が高速になる。またＭ
系列疑似乱数シーケンスはたとえばフィードバックシフ
トレジスタなどを用いた比較的小規模な回路で発生でき
る。
【００３２】請求項６に記載のプログラム実行制御方法
によれば、命令の配列を変更するステップでは、複数個
のセグメントの各々において、そこに含まれる命令が、
あるＭ系列疑似乱数シーケンスにより順番に指定される
位置にプログラムアドレス順に従って配置されるよう
に、命令の配列を変更する。実行すべき命令を命令メモ
リから読出すステップでは、配列が変更された命令を含
む複数個のセグメントのうち、実行すべき命令を含むセ
グメント命令が命令メモリに存在するか否かを判断す
る。該当セグメントが命令メモリに存在しない場合に
は、該当セグメントを、複数個のセグメント領域のうち
の所定の条件に従って選択したものにロードしたうえ
で、実行すべき命令を命令メモリから読出す。読出され
た命令をデコードするステップでは、読出された命令に
対応する制御信号をプログラム実行装置に出力する。さ
らに、次に疑似乱数により指定されるアドレスと、デコ
ードの結果によって定まる飛び先アドレスとの、いずれ
を選択するかを示す選択信号と、飛び先アドレスとを出
力する。次に読出すべき命令を特定するステップでは、
命令の配列の変更に使用されたのと同じＭ系列疑似乱数
シーケンスに従って疑似乱数を発生し、発生された疑似
乱数と、選択信号および飛び先アドレスとに基づくアド
レス指定により、次に読出すべき命令を特定する。
によれば、命令の配列を変更するステップでは、複数個
のセグメントの各々において、そこに含まれる命令が、
あるＭ系列疑似乱数シーケンスにより順番に指定される
位置にプログラムアドレス順に従って配置されるよう
に、命令の配列を変更する。実行すべき命令を命令メモ
リから読出すステップでは、配列が変更された命令を含
む複数個のセグメントのうち、実行すべき命令を含むセ
グメント命令が命令メモリに存在するか否かを判断す
る。該当セグメントが命令メモリに存在しない場合に
は、該当セグメントを、複数個のセグメント領域のうち
の所定の条件に従って選択したものにロードしたうえ
で、実行すべき命令を命令メモリから読出す。読出され
た命令をデコードするステップでは、読出された命令に
対応する制御信号をプログラム実行装置に出力する。さ
らに、次に疑似乱数により指定されるアドレスと、デコ
ードの結果によって定まる飛び先アドレスとの、いずれ
を選択するかを示す選択信号と、飛び先アドレスとを出
力する。次に読出すべき命令を特定するステップでは、
命令の配列の変更に使用されたのと同じＭ系列疑似乱数
シーケンスに従って疑似乱数を発生し、発生された疑似
乱数と、選択信号および飛び先アドレスとに基づくアド
レス指定により、次に読出すべき命令を特定する。
【００３３】
【００３４】
【実施例】以下、本発明を２つの実施例に基づいて詳細
に説明する。第１の実施例は、単一のプログラムのみを
実行するためのものであり、第２の実施例は複数個のプ
ログラムまたは複数個のセグメントからなる大きなプロ
グラムを、命令メモリを効率よく利用して実行するため
のものである。なお、第１の実施例についてはその変形
例についても２つ説明する。以下の実施例では、疑似乱
数により発生される乱数を特定のビット数のものとして
説明しているが、本発明はそうした特定のビット数に限
定されるものではなく、想定される機械に応じてどのよ
うなビット数に対しても適用可能である。
に説明する。第１の実施例は、単一のプログラムのみを
実行するためのものであり、第２の実施例は複数個のプ
ログラムまたは複数個のセグメントからなる大きなプロ
グラムを、命令メモリを効率よく利用して実行するため
のものである。なお、第１の実施例についてはその変形
例についても２つ説明する。以下の実施例では、疑似乱
数により発生される乱数を特定のビット数のものとして
説明しているが、本発明はそうした特定のビット数に限
定されるものではなく、想定される機械に応じてどのよ
うなビット数に対しても適用可能である。
【００３５】［第１の実施例］図１は、本発明の第１の
実施例のプログラム制御部のブロック図である。図１を
参照して、この実施例のプログラム制御部は、命令メモ
リ３２および命令デコーダ３４と、疑似乱数プログラム
カウンタ３０とを含む。命令メモリ３２および命令デコ
ーダ３４は、それぞれ図１６に示した従来のものと同一
である。ただし命令メモリ３２が格納しているプログラ
ムは、図１６の場合とは異なっている。その詳細につい
ては後述する。命令メモリ３２の出力３８と、命令デコ
ーダ３４の出力する制御信号４０、選択信号４２および
飛び先アドレス４４も、図１６に示されるものと同じで
ある。したがってそれらについての詳しい説明はここで
は繰返さない。
実施例のプログラム制御部のブロック図である。図１を
参照して、この実施例のプログラム制御部は、命令メモ
リ３２および命令デコーダ３４と、疑似乱数プログラム
カウンタ３０とを含む。命令メモリ３２および命令デコ
ーダ３４は、それぞれ図１６に示した従来のものと同一
である。ただし命令メモリ３２が格納しているプログラ
ムは、図１６の場合とは異なっている。その詳細につい
ては後述する。命令メモリ３２の出力３８と、命令デコ
ーダ３４の出力する制御信号４０、選択信号４２および
飛び先アドレス４４も、図１６に示されるものと同じで
ある。したがってそれらについての詳しい説明はここで
は繰返さない。
【００３６】疑似乱数プログラムカウンタ３０は、内部
にフィードバックシフトレジスタを有し、このフィード
バックシフトレジスタによってＭ系列疑似乱数を発生
し、この疑似乱数と、命令デコーダ３４から与えられる
飛び先アドレス４４および選択信号４２に基づいて、命
令メモリ３２から次に読出すべき命令のアドレス３６を
出力するためのものである。なお、本実施例ではｎ＝７
として以下説明する。
にフィードバックシフトレジスタを有し、このフィード
バックシフトレジスタによってＭ系列疑似乱数を発生
し、この疑似乱数と、命令デコーダ３４から与えられる
飛び先アドレス４４および選択信号４２に基づいて、命
令メモリ３２から次に読出すべき命令のアドレス３６を
出力するためのものである。なお、本実施例ではｎ＝７
として以下説明する。
【００３７】図２を参照して、疑似乱数プログラムカウ
ンタ３０は、７個のレジスタ７０、７２、７４、７６、
７８、８０および８２と、これらのレジスタに対応して
設けられる７個のセレクタ５０、５２、５４、５６、５
８、６０および６２と、レジスタ７４の出力とレジスタ
８２の出力との非排他的論理和をとって、第１のセレク
タ５０の一方の入力にフィードバックするための非排他
的論理和回路８４とを含む。
ンタ３０は、７個のレジスタ７０、７２、７４、７６、
７８、８０および８２と、これらのレジスタに対応して
設けられる７個のセレクタ５０、５２、５４、５６、５
８、６０および６２と、レジスタ７４の出力とレジスタ
８２の出力との非排他的論理和をとって、第１のセレク
タ５０の一方の入力にフィードバックするための非排他
的論理和回路８４とを含む。
【００３８】セレクタ５０〜６２の一方の入力にはそれ
ぞれ、飛び先アドレス４４のビット０〜ビット６（Ｉ０
〜Ｉ６）が与えられる。セレクタ５０の他方の入力に
は、非排他的論理和回路８４の出力が与えられる。セレ
クタ５２〜６２の他方の入力には、レジスタ７０〜８０
の出力がそれぞれ与えられる。セレクタ５０〜６２の出
力は、それぞれ対応のレジスタ７０〜８２の入力に与え
られる。レジスタ７０〜８２は、７ビットの出力３６の
ビット０〜ビット６（Ｏ０〜Ｏ６）をそれぞれ出力す
る。
ぞれ、飛び先アドレス４４のビット０〜ビット６（Ｉ０
〜Ｉ６）が与えられる。セレクタ５０の他方の入力に
は、非排他的論理和回路８４の出力が与えられる。セレ
クタ５２〜６２の他方の入力には、レジスタ７０〜８０
の出力がそれぞれ与えられる。セレクタ５０〜６２の出
力は、それぞれ対応のレジスタ７０〜８２の入力に与え
られる。レジスタ７０〜８２は、７ビットの出力３６の
ビット０〜ビット６（Ｏ０〜Ｏ６）をそれぞれ出力す
る。
【００３９】セレクタ５０は、選択信号４２が飛び先ア
ドレスの選択を示している場合には飛び先アドレス４４
のビット０（Ｉ０）を選択し、それ以外の場合には非排
他的論理和回路８４の出力を選択してレジスタ７０に与
えるためのものである。セレクタ５２は、選択信号４２
が飛び先アドレス４４を選択することを示している場合
には、入力Ｉ１を選択し、それ以外の場合には前段のレ
ジスタ７０の出力を選択して対応のレジスタ７２に与え
るためのものである。他のセレクタ５４〜６２も、セレ
クタ５２と同様に動作する。
ドレスの選択を示している場合には飛び先アドレス４４
のビット０（Ｉ０）を選択し、それ以外の場合には非排
他的論理和回路８４の出力を選択してレジスタ７０に与
えるためのものである。セレクタ５２は、選択信号４２
が飛び先アドレス４４を選択することを示している場合
には、入力Ｉ１を選択し、それ以外の場合には前段のレ
ジスタ７０の出力を選択して対応のレジスタ７２に与え
るためのものである。他のセレクタ５４〜６２も、セレ
クタ５２と同様に動作する。
【００４０】したがって選択信号４２が、飛び先アドレ
ス４４を選択している場合には、セレクタ５０〜６２を
経てレジスタ７０〜８２に、飛び先アドレス４４のビッ
トＩ０〜Ｉ６がそれぞれ設定される。それ以外の場合に
は、レジスタ７０〜８２はセレクタ５０〜６２を介して
直列に接続されることになり、１つのシフトレジスタを
構成するようになっている。レジスタ８２の出力および
レジスタ７４の出力が非排他的論理和回路８４を介して
第１のレジスタ７０に対応するセレクタ５０の入力にフ
ィードバックされるため、これらレジスタ７０〜８２お
よび非排他的論理和回路８４はこの場合フィードバック
シフトレジスタを構成する。このフィードバックシフト
レジスタの各レジスタ７０〜８２に最初に０を設定し、
フィードバックループの経路内を１ビットずつシフトし
ていくことにより、出力３６に７ビットのＭ系列疑似乱
数シーケンスが得られる。後述するように、このＭ系列
疑似乱数シーケンスは、０〜１２６の１２７（２7 −
１）個の値を、一見ランダムな順序でとることが知られ
ている。この場合の疑似乱数シーケンスについては図５
〜図９を参照して後述する。なお、図２に示される回路
は、クロック信号（図示省略）に同期して動作する。
ス４４を選択している場合には、セレクタ５０〜６２を
経てレジスタ７０〜８２に、飛び先アドレス４４のビッ
トＩ０〜Ｉ６がそれぞれ設定される。それ以外の場合に
は、レジスタ７０〜８２はセレクタ５０〜６２を介して
直列に接続されることになり、１つのシフトレジスタを
構成するようになっている。レジスタ８２の出力および
レジスタ７４の出力が非排他的論理和回路８４を介して
第１のレジスタ７０に対応するセレクタ５０の入力にフ
ィードバックされるため、これらレジスタ７０〜８２お
よび非排他的論理和回路８４はこの場合フィードバック
シフトレジスタを構成する。このフィードバックシフト
レジスタの各レジスタ７０〜８２に最初に０を設定し、
フィードバックループの経路内を１ビットずつシフトし
ていくことにより、出力３６に７ビットのＭ系列疑似乱
数シーケンスが得られる。後述するように、このＭ系列
疑似乱数シーケンスは、０〜１２６の１２７（２7 −
１）個の値を、一見ランダムな順序でとることが知られ
ている。この場合の疑似乱数シーケンスについては図５
〜図９を参照して後述する。なお、図２に示される回路
は、クロック信号（図示省略）に同期して動作する。
【００４１】図３を参照して、図１に示す命令メモリ３
２に格納されるプログラムは、次のようにして作成され
る。まずステップ９０で、従来と同様に高級言語のプロ
グラムが作成される。ステップ９２で、この高級言語プ
ログラムを、アセンブラ、リンカ、コンパイラを用いて
機械語に変換する。このとき、この機械語命令には、通
常１ずつ増加するプログラムアドレスが割当てられる。
２に格納されるプログラムは、次のようにして作成され
る。まずステップ９０で、従来と同様に高級言語のプロ
グラムが作成される。ステップ９２で、この高級言語プ
ログラムを、アセンブラ、リンカ、コンパイラを用いて
機械語に変換する。このとき、この機械語命令には、通
常１ずつ増加するプログラムアドレスが割当てられる。
【００４２】ステップ９４で、このようにして作成され
た機械語プログラムのアドレスの入換えが行なわれる。
この入換えの詳細については図４〜図１０を参照して後
に詳しく説明する。さらにステップ９６で、このように
アドレスが入換えられたプログラムを実メモリにロード
する。そしてステップ９８で、図１に示されるプログラ
ム実行制御装置により、疑似乱数カウンタを利用したプ
ログラムカウンタによりこのプログラムの実行が行なわ
れる。
た機械語プログラムのアドレスの入換えが行なわれる。
この入換えの詳細については図４〜図１０を参照して後
に詳しく説明する。さらにステップ９６で、このように
アドレスが入換えられたプログラムを実メモリにロード
する。そしてステップ９８で、図１に示されるプログラ
ム実行制御装置により、疑似乱数カウンタを利用したプ
ログラムカウンタによりこのプログラムの実行が行なわ
れる。
【００４３】図４は、図３に示されるアドレス入換え処
理９４をより詳細に示すフローチャートである。このフ
ローチャートに示される処理は、一般的なコンピュータ
を用いて行なえる。まずステップ１１０で、最初の命令
を読込む。ステップ１１２で、アドレス変換テーブル１
１８を用いて、読込まれた命令のアドレス変換を行な
う。アドレス変換テーブル１１８の内容を図５〜図９に
示す。その意味については後述する。
理９４をより詳細に示すフローチャートである。このフ
ローチャートに示される処理は、一般的なコンピュータ
を用いて行なえる。まずステップ１１０で、最初の命令
を読込む。ステップ１１２で、アドレス変換テーブル１
１８を用いて、読込まれた命令のアドレス変換を行な
う。アドレス変換テーブル１１８の内容を図５〜図９に
示す。その意味については後述する。
【００４４】ステップ１１４で、アドレス変換された命
令は、元のプログラムが記憶されていた領域とは別の記
憶領域の、変換後アドレスに書込まれる。ステップ１１
６ですべての命令についてアドレス変換の処理が終了し
たかについての判断が行なわれる。すべての命令につい
て処理が終了した場合にはこのアドレス入換え処理は終
了する。まだ残っている命令がある場合には処理は再び
ステップ１１０に戻り、次の命令につきステップ１１０
〜１１６の処理が繰返し実行される。
令は、元のプログラムが記憶されていた領域とは別の記
憶領域の、変換後アドレスに書込まれる。ステップ１１
６ですべての命令についてアドレス変換の処理が終了し
たかについての判断が行なわれる。すべての命令につい
て処理が終了した場合にはこのアドレス入換え処理は終
了する。まだ残っている命令がある場合には処理は再び
ステップ１１０に戻り、次の命令につきステップ１１０
〜１１６の処理が繰返し実行される。
【００４５】図５〜図９に、図４のアドレス変換テーブ
ル１１８の内容を示す。図中左側から第１列、第２列、
第３列と呼ぶことにする。第２列には、図２に示される
疑似乱数プログラムカウンタ３０により発生される疑似
乱数をその発生順に格納している。なおこの場合初期状
態としては「すべて０」が選択されているものとする。
第１列はしたがって、第２列に示される各乱数が、この
Ｍ系列疑似乱数シーケンスの中で何番目に表われるかを
示す番号である。またこの番号は、各乱数がアドレス変
換テーブル１１８に格納されているアドレスをも示して
いる。第３列は、第２列に示される値を理解容易にする
ために十進表示したものである。
ル１１８の内容を示す。図中左側から第１列、第２列、
第３列と呼ぶことにする。第２列には、図２に示される
疑似乱数プログラムカウンタ３０により発生される疑似
乱数をその発生順に格納している。なおこの場合初期状
態としては「すべて０」が選択されているものとする。
第１列はしたがって、第２列に示される各乱数が、この
Ｍ系列疑似乱数シーケンスの中で何番目に表われるかを
示す番号である。またこの番号は、各乱数がアドレス変
換テーブル１１８に格納されているアドレスをも示して
いる。第３列は、第２列に示される値を理解容易にする
ために十進表示したものである。
【００４６】図５〜図９に示されるように、図２に示さ
れる疑似乱数プログラムカウンタ３０は、１２７個（番
号０〜番号１２６）の値からなる１サイクルの間に、０
〜１２６内の整数値を１回ずつとる。その発生順序は第
３列に示されるように、０、１、３、７、１４、２８、
５６、１１３、９８、６８、９、…と、一見ランダムで
ある。実際には図５〜図９に示されるように一定のシー
ケンスで繰返しこれらの値が決まった順番で発生するの
であるが、一部の値を見ただけではその規則性を推定す
ることは容易にはできない。これが、このシーケンスが
「疑似乱数」と呼ばれる所以である。
れる疑似乱数プログラムカウンタ３０は、１２７個（番
号０〜番号１２６）の値からなる１サイクルの間に、０
〜１２６内の整数値を１回ずつとる。その発生順序は第
３列に示されるように、０、１、３、７、１４、２８、
５６、１１３、９８、６８、９、…と、一見ランダムで
ある。実際には図５〜図９に示されるように一定のシー
ケンスで繰返しこれらの値が決まった順番で発生するの
であるが、一部の値を見ただけではその規則性を推定す
ることは容易にはできない。これが、このシーケンスが
「疑似乱数」と呼ばれる所以である。
【００４７】図５〜図９に示されるテーブルを、変換す
べき命令のプログラムアドレスをアドレスとしてアクセ
スし、そのアドレスに格納されている第２列の値をその
命令のプログラムアドレスと入換え、入換えられたアド
レスにその命令を移動させる。
べき命令のプログラムアドレスをアドレスとしてアクセ
スし、そのアドレスに格納されている第２列の値をその
命令のプログラムアドレスと入換え、入換えられたアド
レスにその命令を移動させる。
【００４８】このようにしてアドレス入換えが行なわれ
たプログラムの状態を図１０に示す。図１０を参照し
て、命令１〜１２７に、プログラムアドレス０〜１２６
がそれぞれ元々割当てられていたものとする。図５〜図
９に示されるアドレス変換テーブルにより変換されたア
ドレスにこれら命令を格納し、これを実メモリにロード
した場合、たとえば命令１はアドレス０に、命令２はア
ドレス１に、命令３はアドレス３に、命令１１はアドレ
ス９に、命令６１はアドレス２５に、命令１２７はアド
レス６４に、というように各命令がそれぞれ一見ランダ
ムなアドレスに格納される。
たプログラムの状態を図１０に示す。図１０を参照し
て、命令１〜１２７に、プログラムアドレス０〜１２６
がそれぞれ元々割当てられていたものとする。図５〜図
９に示されるアドレス変換テーブルにより変換されたア
ドレスにこれら命令を格納し、これを実メモリにロード
した場合、たとえば命令１はアドレス０に、命令２はア
ドレス１に、命令３はアドレス３に、命令１１はアドレ
ス９に、命令６１はアドレス２５に、命令１２７はアド
レス６４に、というように各命令がそれぞれ一見ランダ
ムなアドレスに格納される。
【００４９】以下、この第１の実施例のプログラム実行
制御装置の動作について説明する。なお、図１の命令メ
モリ３２には、上述のようにしてアドレス入換えがされ
たプログラムが予め格納されているものとする。図２を
参照して、まずリセット信号により各レジスタ７０〜８
２が０にリセットされる。セレクタ５０〜６２は、いず
れも前段のレジスタまたは非排他的論理和回路８４の出
力を選択するように設定される。この状態で図２に示さ
れる疑似乱数プログラムカウンタ３０にクロック信号を
与えることにより、図５〜図９に示されるように疑似乱
数が出力３６として順次発生され命令メモリ３２に与え
られる。仮に選択信号４２が常にフィードバックシフト
レジスタ側の入力を選択するようにセレクタ５０〜６２
を制御している場合、出力３６の値は十進表示で順に
０、１、３、７、１４、２８、５６、…（図５〜図９の
第３列参照）となる。これらアドレスには、命令１、
２、３、４、５、６、…がそれぞれ格納されている。し
たがって、この疑似乱数プログラムカウンタの出力３６
で命令メモリ３２をアクセスすることにより、プログラ
ムの各命令が元々のプログラムアドレス順に出力され出
力３８として命令デコーダ３４に与えられることにな
る。命令デコーダ３４の動作は従来と同様である。
制御装置の動作について説明する。なお、図１の命令メ
モリ３２には、上述のようにしてアドレス入換えがされ
たプログラムが予め格納されているものとする。図２を
参照して、まずリセット信号により各レジスタ７０〜８
２が０にリセットされる。セレクタ５０〜６２は、いず
れも前段のレジスタまたは非排他的論理和回路８４の出
力を選択するように設定される。この状態で図２に示さ
れる疑似乱数プログラムカウンタ３０にクロック信号を
与えることにより、図５〜図９に示されるように疑似乱
数が出力３６として順次発生され命令メモリ３２に与え
られる。仮に選択信号４２が常にフィードバックシフト
レジスタ側の入力を選択するようにセレクタ５０〜６２
を制御している場合、出力３６の値は十進表示で順に
０、１、３、７、１４、２８、５６、…（図５〜図９の
第３列参照）となる。これらアドレスには、命令１、
２、３、４、５、６、…がそれぞれ格納されている。し
たがって、この疑似乱数プログラムカウンタの出力３６
で命令メモリ３２をアクセスすることにより、プログラ
ムの各命令が元々のプログラムアドレス順に出力され出
力３８として命令デコーダ３４に与えられることにな
る。命令デコーダ３４の動作は従来と同様である。
【００５０】なお、命令のアドレス入換えの際に、命令
語に書かれているジャンプアドレス値を、各命令のアド
レス変換と同様に変換用テーブルを用いて変換してお
く。たとえば７ビットの例では「１００番地に飛ぶ」で
あった命令が「１１８番地に飛ぶ」に変換される（図８
の番号１００を参照）。
語に書かれているジャンプアドレス値を、各命令のアド
レス変換と同様に変換用テーブルを用いて変換してお
く。たとえば７ビットの例では「１００番地に飛ぶ」で
あった命令が「１１８番地に飛ぶ」に変換される（図８
の番号１００を参照）。
【００５１】仮に命令デコーダ３４で命令をデコードし
た結果分岐が生じた場合、命令デコーダ３４は飛び先ア
ドレス４４を疑似乱数プログラムカウンタ３０に与え
る。また選択信号４２は、セレクタ５０〜６２が、飛び
先アドレス４４の対応するビットＩ０〜Ｉ６をそれぞれ
選択するようにこれらを制御する。レジスタ７０〜８２
には、飛び先アドレス４４の各ビットＩ０〜Ｉ６が格納
され、出力３６のビットＯ０〜Ｏ６として命令メモリ３
２に与えられる。したがって疑似乱数プログラムカウン
タ３０の発生するアドレスが飛び先アドレスに置換えら
れることになる。
た結果分岐が生じた場合、命令デコーダ３４は飛び先ア
ドレス４４を疑似乱数プログラムカウンタ３０に与え
る。また選択信号４２は、セレクタ５０〜６２が、飛び
先アドレス４４の対応するビットＩ０〜Ｉ６をそれぞれ
選択するようにこれらを制御する。レジスタ７０〜８２
には、飛び先アドレス４４の各ビットＩ０〜Ｉ６が格納
され、出力３６のビットＯ０〜Ｏ６として命令メモリ３
２に与えられる。したがって疑似乱数プログラムカウン
タ３０の発生するアドレスが飛び先アドレスに置換えら
れることになる。
【００５２】図２に示される疑似乱数プログラムカウン
タ３０のフィードバックシフトレジスタは、その出力に
よって次の乱数出力が決まる。したがって次のクロック
が与えられ、かつ各セレクタが、フィードバックシフト
レジスタ側の入力を選択するように制御されることで、
疑似乱数プログラムカウンタ３０は飛び先アドレスを起
点として乱数の発生を再開する。
タ３０のフィードバックシフトレジスタは、その出力に
よって次の乱数出力が決まる。したがって次のクロック
が与えられ、かつ各セレクタが、フィードバックシフト
レジスタ側の入力を選択するように制御されることで、
疑似乱数プログラムカウンタ３０は飛び先アドレスを起
点として乱数の発生を再開する。
【００５３】したがってこの第１の実施例のプログラム
実行制御装置によれば、プログラムカウンタおよびイン
クリメンタを用いたのと同様にプログラムを実行でき
る。しかも図２に示されるように、疑似乱数プログラム
カウンタはフィードバックシフトレジスタという比較的
簡単な回路からなり、インクリメンタを用いた方式より
も回路量を少なくできる。また次のプログラムアドレス
生成には、非排他的論理和回路８４およびセレクタ５０
〜６２による遅延時間のみが必要であり、アドレスのビ
ット数に関係ない非常に短い遅延時間のみで動作可能で
ある。したがってこの疑似乱数プログラムカウンタ３０
によれば、高速に、命令読出のためのアドレスを発生で
きるという効果がある。また、この疑似乱数プログラム
カウンタを用いたプログラム実行制御装置により実行さ
れるプログラムは、従来と同様に機械語に変換したプロ
グラムのアドレスの入換えと、命令語内に含まれる飛び
先アドレスの入換えとだけで作成できる。機械語に変換
するためのアセンブラ、リンカ、コンパイラなどを新た
に準備する必要はなく、アドレス入換えのプログラムを
処理の途中に挿入するだけでよい。しかもそのようなア
ドレス入換えの処理は最初の１回のみでよい。なお、以
上の第１の実施例ではアドレスとして７ビットを使用し
た場合を説明したが、本発明は７ビットアドレスのみに
は限定されない。たとえば４ビット、９ビット、１０ビ
ット、１６ビット等、必要とされるビット数に応じたフ
ィードバックシフトレジスタ回路を構成するように疑似
乱数プログラムカウンタの中身を設計すればよい。な
お、Ｍ系列疑似乱数を発生する場合、その構成は図２に
示されるものとほぼ同様であり、セレクタおよびレジス
タの数が変更されることと、どのレジスタの出力を非排
他的論理和回路８４の入力とするかが、アドレスのビッ
ト数に依存して異なってくることのみを考慮すればよ
い。
実行制御装置によれば、プログラムカウンタおよびイン
クリメンタを用いたのと同様にプログラムを実行でき
る。しかも図２に示されるように、疑似乱数プログラム
カウンタはフィードバックシフトレジスタという比較的
簡単な回路からなり、インクリメンタを用いた方式より
も回路量を少なくできる。また次のプログラムアドレス
生成には、非排他的論理和回路８４およびセレクタ５０
〜６２による遅延時間のみが必要であり、アドレスのビ
ット数に関係ない非常に短い遅延時間のみで動作可能で
ある。したがってこの疑似乱数プログラムカウンタ３０
によれば、高速に、命令読出のためのアドレスを発生で
きるという効果がある。また、この疑似乱数プログラム
カウンタを用いたプログラム実行制御装置により実行さ
れるプログラムは、従来と同様に機械語に変換したプロ
グラムのアドレスの入換えと、命令語内に含まれる飛び
先アドレスの入換えとだけで作成できる。機械語に変換
するためのアセンブラ、リンカ、コンパイラなどを新た
に準備する必要はなく、アドレス入換えのプログラムを
処理の途中に挿入するだけでよい。しかもそのようなア
ドレス入換えの処理は最初の１回のみでよい。なお、以
上の第１の実施例ではアドレスとして７ビットを使用し
た場合を説明したが、本発明は７ビットアドレスのみに
は限定されない。たとえば４ビット、９ビット、１０ビ
ット、１６ビット等、必要とされるビット数に応じたフ
ィードバックシフトレジスタ回路を構成するように疑似
乱数プログラムカウンタの中身を設計すればよい。な
お、Ｍ系列疑似乱数を発生する場合、その構成は図２に
示されるものとほぼ同様であり、セレクタおよびレジス
タの数が変更されることと、どのレジスタの出力を非排
他的論理和回路８４の入力とするかが、アドレスのビッ
ト数に依存して異なってくることのみを考慮すればよ
い。
【００５４】図１１および図１２に、４ビットの疑似乱
数プログラムカウンタと、１０ビット疑似乱数プログラ
ムカウンタの構成例をそれぞれ示す。図１１に示される
疑似乱数プログラムカウンタでは、４つのセレクタ１３
０〜１３６と、４つのレジスタ１４０〜１４６と、１つ
の非排他的論理和回路１４８とが使用されている。セレ
クタとレジスタとの接続は図２とほぼ同様である。図１
１に示した実施例では、非排他的論理和回路１４８の入
力としては、第４のレジスタ１４６の出力と、第１のレ
ジスタ１４０の出力とが選ばれている。
数プログラムカウンタと、１０ビット疑似乱数プログラ
ムカウンタの構成例をそれぞれ示す。図１１に示される
疑似乱数プログラムカウンタでは、４つのセレクタ１３
０〜１３６と、４つのレジスタ１４０〜１４６と、１つ
の非排他的論理和回路１４８とが使用されている。セレ
クタとレジスタとの接続は図２とほぼ同様である。図１
１に示した実施例では、非排他的論理和回路１４８の入
力としては、第４のレジスタ１４６の出力と、第１のレ
ジスタ１４０の出力とが選ばれている。
【００５５】図１２に示される１０ビット疑似乱数プロ
グラムカウンタは、１０個のセレクタ１６０〜１７８
と、１０個のレジスタ１８０〜１９８と、１個の非排他
的論理和回路２００とを含む。セレクタおよびレジスタ
の接続は図２および図１１に示される例とほぼ同様であ
る。図１２では、非排他的論理和回路２００の入力とし
ては、第３のレジスタの出力と、第１０のレジスタ１９
８の出力とが選ばれている。
グラムカウンタは、１０個のセレクタ１６０〜１７８
と、１０個のレジスタ１８０〜１９８と、１個の非排他
的論理和回路２００とを含む。セレクタおよびレジスタ
の接続は図２および図１１に示される例とほぼ同様であ
る。図１２では、非排他的論理和回路２００の入力とし
ては、第３のレジスタの出力と、第１０のレジスタ１９
８の出力とが選ばれている。
【００５６】なお、非排他的論理和回路を入力としてど
のレジスタの出力を選ぶかは、Ｍ系列疑似乱数が何ビッ
トの乱数を発生するかにより定まる。ｎビットの乱数を
発生する場合には、そうすることにより、０〜２N −１
個の値を１回ずつ一見ランダムな順番でとる疑似乱数シ
ーケンスを発生させることができる。このようなＭ系列
疑似乱数シーケンスを用いて命令メモリをアドレッシン
グすることで、プログラムカウンタを用いた場合とほぼ
同様の効率でメモを使用でき、さらにより高速に命令の
読出が行なえる。
のレジスタの出力を選ぶかは、Ｍ系列疑似乱数が何ビッ
トの乱数を発生するかにより定まる。ｎビットの乱数を
発生する場合には、そうすることにより、０〜２N −１
個の値を１回ずつ一見ランダムな順番でとる疑似乱数シ
ーケンスを発生させることができる。このようなＭ系列
疑似乱数シーケンスを用いて命令メモリをアドレッシン
グすることで、プログラムカウンタを用いた場合とほぼ
同様の効率でメモを使用でき、さらにより高速に命令の
読出が行なえる。
【００５７】なお、Ｍ系列疑似乱数シーケンスではな
く、同一ビット数でもより短いサイクルで疑似乱数を繰
返し発生する回路を使用することもできる。その場合に
もプログラムカウンタを使用する場合より高速に命令の
読出ができるという効果が得られるが、メモリの使用効
率は悪くなる。
く、同一ビット数でもより短いサイクルで疑似乱数を繰
返し発生する回路を使用することもできる。その場合に
もプログラムカウンタを使用する場合より高速に命令の
読出ができるという効果が得られるが、メモリの使用効
率は悪くなる。
【００５８】［第２の実施例］上述した実施例１の装置
では、命令空間すべてを同時に疑似乱数アドレスに変換
している。たとえば組込み用マイクロプロセッサ（マイ
クロコントローラ）では、ＬＳＩ（大規模集積回路）内
部に固定した命令メモリを持つので、決まったプログラ
ムのみ動作させればよい。したがって上述したような第
１の実施例に従って命令の読出を行なうことで従来の装
置と同様の動作をより高速に行なうことができる。
では、命令空間すべてを同時に疑似乱数アドレスに変換
している。たとえば組込み用マイクロプロセッサ（マイ
クロコントローラ）では、ＬＳＩ（大規模集積回路）内
部に固定した命令メモリを持つので、決まったプログラ
ムのみ動作させればよい。したがって上述したような第
１の実施例に従って命令の読出を行なうことで従来の装
置と同様の動作をより高速に行なうことができる。
【００５９】しかし、ワークステーションなどに用いる
マイクロプロセッサなどでは、複数のプログラムが次々
と、あるいは同時に実行される。また、ときには非常に
大きなプログラムを実行する必要があり、メモリの使用
効率を高めるために、プログラムをセグメント単位に分
割し、セグメント単位で管理することが多い。たとえば
１セグメントは２５６ワードで構成される。そして、現
在実行中の命令が存在しているセグメントが命令メモリ
内に存在していればよく、他のセグメントは必要に応じ
て二次記憶装置などに書出しておき、必要なときに実メ
モリに読出す（ロード）ことが行なわれる。
マイクロプロセッサなどでは、複数のプログラムが次々
と、あるいは同時に実行される。また、ときには非常に
大きなプログラムを実行する必要があり、メモリの使用
効率を高めるために、プログラムをセグメント単位に分
割し、セグメント単位で管理することが多い。たとえば
１セグメントは２５６ワードで構成される。そして、現
在実行中の命令が存在しているセグメントが命令メモリ
内に存在していればよく、他のセグメントは必要に応じ
て二次記憶装置などに書出しておき、必要なときに実メ
モリに読出す（ロード）ことが行なわれる。
【００６０】このような場合、実施例１に記載したプロ
グラム実行制御装置は、そのままでは対応できない。仮
にセグメント単位に分割することなく、大規模プログラ
ムを一括して疑似乱数シーケンスによりアドレス変換し
て実行する場合には、実行すべき命令のアドレスがメモ
リ空間上であちこちに飛ぶことになる。したがって命令
メモリ上にすべてのセグメントを同時に配置しておかな
ければプログラムを効率よく実行することができない。
しかし、命令メモリ上にすべてのセグメントを配置して
おくと、そのプログラムが占有するメモリ空間が大きく
なり、他の用途に使用できる領域が少なくなるという問
題点がある。特に従来装置を用いてセグメント単位で管
理をする場合と比較して、メモリ効率が極端に悪くなる
という問題点がある。
グラム実行制御装置は、そのままでは対応できない。仮
にセグメント単位に分割することなく、大規模プログラ
ムを一括して疑似乱数シーケンスによりアドレス変換し
て実行する場合には、実行すべき命令のアドレスがメモ
リ空間上であちこちに飛ぶことになる。したがって命令
メモリ上にすべてのセグメントを同時に配置しておかな
ければプログラムを効率よく実行することができない。
しかし、命令メモリ上にすべてのセグメントを配置して
おくと、そのプログラムが占有するメモリ空間が大きく
なり、他の用途に使用できる領域が少なくなるという問
題点がある。特に従来装置を用いてセグメント単位で管
理をする場合と比較して、メモリ効率が極端に悪くなる
という問題点がある。
【００６１】この第２の実施例は、そのような問題を解
決するためのものである。第２の実施例では、プログラ
ムを分割したセグメントごとに疑似乱数シーケンスを利
用したアドレス変換を行なっておく。それにより、疑似
乱数シーケンスによるプログラムカウンタで発生される
アドレスのほとんどは同一のセグメント内に存在するこ
とになる。したがって、そのセグメントのみを命令メモ
リ上に配置しておけば、効率よく命令の実行が行なえ
る。仮に他のセグメントへのアクセスの必要が称したと
きは、その他のセグメントを命令メモリ上にロードしな
おして当該アドレスから疑似乱数シーケンスによるアク
セスを再開すればよい。
決するためのものである。第２の実施例では、プログラ
ムを分割したセグメントごとに疑似乱数シーケンスを利
用したアドレス変換を行なっておく。それにより、疑似
乱数シーケンスによるプログラムカウンタで発生される
アドレスのほとんどは同一のセグメント内に存在するこ
とになる。したがって、そのセグメントのみを命令メモ
リ上に配置しておけば、効率よく命令の実行が行なえ
る。仮に他のセグメントへのアクセスの必要が称したと
きは、その他のセグメントを命令メモリ上にロードしな
おして当該アドレスから疑似乱数シーケンスによるアク
セスを再開すればよい。
【００６２】図１３に第２の実施例の概念図を示す。図
１３を参照して、メモリ空間２１０上にたとえば４つの
セグメント２１２、２１４、２１６、２１８が格納され
ているものとする。各セグメントには、異なるプログラ
ムＡ〜Ｄがそれぞれ格納されている。また各セグメント
のアドレスは０００〜０ＦＦ、１００〜１ＦＦ、２００
〜２ＦＦ、３００〜３ＦＦとなっているものとする。た
だしこのアドレスは１６進表示である。
１３を参照して、メモリ空間２１０上にたとえば４つの
セグメント２１２、２１４、２１６、２１８が格納され
ているものとする。各セグメントには、異なるプログラ
ムＡ〜Ｄがそれぞれ格納されている。また各セグメント
のアドレスは０００〜０ＦＦ、１００〜１ＦＦ、２００
〜２ＦＦ、３００〜３ＦＦとなっているものとする。た
だしこのアドレスは１６進表示である。
【００６３】たとえばセグメント２１４につき、その内
部に格納されている命令を、第１の実施例で説明したよ
うに疑似乱数シーケンスを用いてアドレス変換してお
く。そして実行時には、同じ疑似乱数シーケンスにより
このセグメントをアクセスする。これにより、各命令の
元々のプログラムアドレス順に命令の読出が行なえる。
部に格納されている命令を、第１の実施例で説明したよ
うに疑似乱数シーケンスを用いてアドレス変換してお
く。そして実行時には、同じ疑似乱数シーケンスにより
このセグメントをアクセスする。これにより、各命令の
元々のプログラムアドレス順に命令の読出が行なえる。
【００６４】なお、図１３では各セグメントに格納され
ているのは異なるプログラムであるとして説明したが、
同一のプログラムの異なるセグメント部分が格納されて
いてもよい。
ているのは異なるプログラムであるとして説明したが、
同一のプログラムの異なるセグメント部分が格納されて
いてもよい。
【００６５】図１４は、この第２の実施例で実行される
プログラムを作成する際の処理の概略を示すフローチャ
ートである。ステップ９０、ステップ９２は第１の実施
例において図３を参照して説明したのと同じ処理であ
る。続いてステップ２３０では、得られた機械語プログ
ラムを複数のセグメントに分割する処理が行なわれる。
もちろん、あるセグメントの大きさよりも機械語プログ
ラムの大きさが小さければこの処理は不要である。
プログラムを作成する際の処理の概略を示すフローチャ
ートである。ステップ９０、ステップ９２は第１の実施
例において図３を参照して説明したのと同じ処理であ
る。続いてステップ２３０では、得られた機械語プログ
ラムを複数のセグメントに分割する処理が行なわれる。
もちろん、あるセグメントの大きさよりも機械語プログ
ラムの大きさが小さければこの処理は不要である。
【００６６】ステップ２３２で、各セグメント内におい
て疑似乱数シーケンスによるアドレス入換え処理が行な
われる。この処理は第１の実施例の図３のステップ９４
に相当する処理である。
て疑似乱数シーケンスによるアドレス入換え処理が行な
われる。この処理は第１の実施例の図３のステップ９４
に相当する処理である。
【００６７】そしてステップ２３４で、アドレス入換え
がされたセグメントすべてを、そのプログラムの実行モ
ジュールとしてたとえば二次記憶装置などに記憶してお
く。
がされたセグメントすべてを、そのプログラムの実行モ
ジュールとしてたとえば二次記憶装置などに記憶してお
く。
【００６８】図１５は、図１４に示される処理に従って
アドレス変換された命令を含むセグメントからなるプロ
グラムを実行する際の、本実施例のプログラム実行制御
装置の概略を示すフローチャートである。図１５を参照
して、まずステップ２３８により、最初に実行すべきセ
グメントと、そのセグメント中の先頭の命令を実行する
ことを選択する。
アドレス変換された命令を含むセグメントからなるプロ
グラムを実行する際の、本実施例のプログラム実行制御
装置の概略を示すフローチャートである。図１５を参照
して、まずステップ２３８により、最初に実行すべきセ
グメントと、そのセグメント中の先頭の命令を実行する
ことを選択する。
【００６９】ステップ２４０で、該当セグメントが命令
メモリ（実メモリ）上に存在しているかについての判断
が行なわれる。存在していれば制御はステップ２４６に
進み、存在していなければ制御はステップ２４２に進
む。
メモリ（実メモリ）上に存在しているかについての判断
が行なわれる。存在していれば制御はステップ２４６に
進み、存在していなければ制御はステップ２４２に進
む。
【００７０】ステップ２４２では、実行対象命令を含む
セグメントを実メモリにロードする処理が行なわれる。
制御はステップ２４６に進む。
セグメントを実メモリにロードする処理が行なわれる。
制御はステップ２４６に進む。
【００７１】ステップ２４６では、疑似乱数プログラム
カウンタによるそのセグメント内の一命令を実行する処
理が行なわれる。この実行により、プログラムアドレス
順の次の命令を行なうか、分岐が発生したかが定まる。
分岐が発生した場合には、飛び先アドレスも出力され
る。
カウンタによるそのセグメント内の一命令を実行する処
理が行なわれる。この実行により、プログラムアドレス
順の次の命令を行なうか、分岐が発生したかが定まる。
分岐が発生した場合には、飛び先アドレスも出力され
る。
【００７２】ステップ２４８では、その命令の実行の結
果、装置全体の動作を終了させるかどうかについての判
断が行なわれる。動作を継続させるべき場合には制御は
ステップ２５０に進む。
果、装置全体の動作を終了させるかどうかについての判
断が行なわれる。動作を継続させるべき場合には制御は
ステップ２５０に進む。
【００７３】ステップ２５０では、ステップ２４６で実
行された命令の結果、次に実行すべき命令が他のセグメ
ントに含まれるかどうかについての判断が行なわれる。
他のセグメントではない場合には制御はステップ２４６
に戻る。他のセグメントと判断された場合には制御はス
テップ２４０に戻り、ステップ２４０以下の処理が繰返
し行なわれる。
行された命令の結果、次に実行すべき命令が他のセグメ
ントに含まれるかどうかについての判断が行なわれる。
他のセグメントではない場合には制御はステップ２４６
に戻る。他のセグメントと判断された場合には制御はス
テップ２４０に戻り、ステップ２４０以下の処理が繰返
し行なわれる。
【００７４】ステップ２４０〜２５０の動作を繰返し行
なうことで、複数のセグメントに分割された大規模プロ
グラム、または別々のセグメントに格納された複数個の
プログラムを、疑似乱数プログラムカウンタを用いて実
行することができる。しかも、当面必要なセグメントの
みが命令メモリ上に存在していればよいため、命令メモ
リを効率よく利用できる。また疑似乱数プログラムカウ
ンタを使用しているため、従来のようにプログラムカウ
ンタおよびインクリメンタを利用したものと比較して、
より高速にプログラムを実行できるという効果がある。
このようにして実行されるべきプログラムは、アドレス
入換えをしておく必要があるが、一旦アドレス入換えを
しておけば繰返し実行することができる。したがって、
プログラムを作成し、利用するまでの全体から見た作業
効率は向上する。
なうことで、複数のセグメントに分割された大規模プロ
グラム、または別々のセグメントに格納された複数個の
プログラムを、疑似乱数プログラムカウンタを用いて実
行することができる。しかも、当面必要なセグメントの
みが命令メモリ上に存在していればよいため、命令メモ
リを効率よく利用できる。また疑似乱数プログラムカウ
ンタを使用しているため、従来のようにプログラムカウ
ンタおよびインクリメンタを利用したものと比較して、
より高速にプログラムを実行できるという効果がある。
このようにして実行されるべきプログラムは、アドレス
入換えをしておく必要があるが、一旦アドレス入換えを
しておけば繰返し実行することができる。したがって、
プログラムを作成し、利用するまでの全体から見た作業
効率は向上する。
【００７５】なお、以上の実施例は主記憶などを実メモ
リとして使用することを想定しているが、同様の考えに
より、ＬＳＩ内部に設けられた命令キャッシュからの命
令の読出に対しても、疑似乱数プログラムカウンタを用
いたアクセスを行なうことができる。
リとして使用することを想定しているが、同様の考えに
より、ＬＳＩ内部に設けられた命令キャッシュからの命
令の読出に対しても、疑似乱数プログラムカウンタを用
いたアクセスを行なうことができる。
【００７６】以上、この発明を実施例に基づいて説明し
たが、本発明は上述の実施例には限定されず、その他種
々に変形して具体化することが可能であることは当業者
には明らかであろう。
たが、本発明は上述の実施例には限定されず、その他種
々に変形して具体化することが可能であることは当業者
には明らかであろう。
【００７７】
【発明の効果】以上のように請求項１に記載の発明に係
るプログラム実行制御装置によれば、プログラムの命令
が、命令記憶手段の、Ｍ系列疑似乱数シーケンスにより
順番に指定されるアドレスから各命令のプログラムアド
レス順に読出されて実行される。Ｍ系列疑似乱数シーケ
ンスはフィードバックシフトレジスタ手段を用いて発生
されるもので、加算処理を含まず、高速に疑似乱数を発
生できる。したがってプログラムカウンタおよびインク
リメンタを用いた従来の装置よりも高速に命令を読出す
ことができる。また、フィードバックシフトレジスタ手
段という簡単な回路で疑似乱数を発生できるので、回路
規模を大きくしなくてもよい。その結果、比較的小規模
な回路を用いて、命令を高速に読出せるプログラム実行
制御装置を提供できる。
るプログラム実行制御装置によれば、プログラムの命令
が、命令記憶手段の、Ｍ系列疑似乱数シーケンスにより
順番に指定されるアドレスから各命令のプログラムアド
レス順に読出されて実行される。Ｍ系列疑似乱数シーケ
ンスはフィードバックシフトレジスタ手段を用いて発生
されるもので、加算処理を含まず、高速に疑似乱数を発
生できる。したがってプログラムカウンタおよびインク
リメンタを用いた従来の装置よりも高速に命令を読出す
ことができる。また、フィードバックシフトレジスタ手
段という簡単な回路で疑似乱数を発生できるので、回路
規模を大きくしなくてもよい。その結果、比較的小規模
な回路を用いて、命令を高速に読出せるプログラム実行
制御装置を提供できる。
【００７８】請求項２に記載の発明に係るプログラム実
行制御装置によれば、請求項１に記載の発明の効果に加
え、フィードバックシフトレジスタ手段の出力をＭ系列
疑似乱数シーケンスに従って変化させることと、選択信
号に応答して、フィードバックシフトレジスタ手段の出
力を飛び先アドレスに変化させ、そこから次の乱数の発
生を再開させることとが自由に行なえる。したがって、
命令は、分岐も含めてそのプログラムアドレス順に従っ
て読出すことが可能である。その結果、比較的小規模な
回路を用いて、分岐も含めて命令を高速に読出せるプロ
グラム実行制御装置を提供できる。
行制御装置によれば、請求項１に記載の発明の効果に加
え、フィードバックシフトレジスタ手段の出力をＭ系列
疑似乱数シーケンスに従って変化させることと、選択信
号に応答して、フィードバックシフトレジスタ手段の出
力を飛び先アドレスに変化させ、そこから次の乱数の発
生を再開させることとが自由に行なえる。したがって、
命令は、分岐も含めてそのプログラムアドレス順に従っ
て読出すことが可能である。その結果、比較的小規模な
回路を用いて、分岐も含めて命令を高速に読出せるプロ
グラム実行制御装置を提供できる。
【００７９】請求項３に記載の発明に係るプログラム実
行制御装置によればさらに、Ｍ系列疑似乱数を出力可能
なフィードバックシフトレジスタを構成する各１ビット
レジスタに、飛び先アドレスの対応のビットを格納させ
ることができる。したがって、命令を、分岐も含めてそ
のプログラムアドレス順に従って読出すことが可能であ
る。その結果、比較的小規模な回路を用いて、分岐も含
めて命令を高速に読出せるプログラム実行制御装置を提
供できる。
行制御装置によればさらに、Ｍ系列疑似乱数を出力可能
なフィードバックシフトレジスタを構成する各１ビット
レジスタに、飛び先アドレスの対応のビットを格納させ
ることができる。したがって、命令を、分岐も含めてそ
のプログラムアドレス順に従って読出すことが可能であ
る。その結果、比較的小規模な回路を用いて、分岐も含
めて命令を高速に読出せるプログラム実行制御装置を提
供できる。
【００８０】請求項４に記載の発明に係るプログラム実
行制御装置によれば、７ビットのプログラムカウンタを
用いて行なうのとほぼ同様にプログラムの実行を制御で
き、しかもプログラムカウンタよりも高速に行なえる。
その結果、比較的小規模な回路を用いて、分岐も含めて
命令を高速に読出せるプログラム実行制御装置を提供で
きる。
行制御装置によれば、７ビットのプログラムカウンタを
用いて行なうのとほぼ同様にプログラムの実行を制御で
き、しかもプログラムカウンタよりも高速に行なえる。
その結果、比較的小規模な回路を用いて、分岐も含めて
命令を高速に読出せるプログラム実行制御装置を提供で
きる。
【００８１】
【００８２】請求項５に記載のプログラム実行制御方法
によれば、プログラムカウンタを用いたアドレッシング
ではなく、Ｍ系列疑似乱数シーケンスに従ったアドレッ
シングで命令をプログラムアドレス順に読出して実行で
きる。疑似乱数シーケンスはフィードバックシフトレジ
スタ手段を用いて高速に発生でき、しかも回路規模も小
さくてすむ。その結果、比較的小規模な回路を用いて、
命令を高速に読出せるプログラム実行制御方法を提供で
きる。
によれば、プログラムカウンタを用いたアドレッシング
ではなく、Ｍ系列疑似乱数シーケンスに従ったアドレッ
シングで命令をプログラムアドレス順に読出して実行で
きる。疑似乱数シーケンスはフィードバックシフトレジ
スタ手段を用いて高速に発生でき、しかも回路規模も小
さくてすむ。その結果、比較的小規模な回路を用いて、
命令を高速に読出せるプログラム実行制御方法を提供で
きる。
【００８３】請求項６に記載のプログラム実行制御方法
よれば、命令がセグメント単位でＭ系列疑似乱数シーケ
ンスに従って配列しなおされている。実行すべき命令を
含むセグメントが命令メモリに存在しない場合には、該
当セグメントを、複数個のセグメント領域のうちの、所
定の条件に従って選択したものにロードした上で、実行
すべき命令を命令メモリから疑似乱数シーケンスに従っ
て読出す。Ｍ系列疑似乱数シーケンスは従来のプログラ
ムカウンタおよびインクリメンタを使用した方法よりも
高速に動作可能なので、命令を従来よりも高速に読出す
ことが可能になる。回路規模もインクリメンタを使用し
たものよりも小さくてすむ。さらに、セグメント単位で
命令が配列しなおされているので、現在実行対象となっ
ている命令を含まないセグメントは、命令メモリに存在
しなくてもプログラムの実行には支障がない。それらセ
グメントのための命令メモリ領域を、他の用途に利用す
ることができる。そのため命令メモリの領域を有効に活
用できる。その結果、比較的小規模な回路を用いて命令
を高速に読出すことができ、かつ、大規模なプログラム
や多数のプログラムを、メモリを有効に活用して実行す
ることが可能なプログラム実行制御方法を提供できる。
よれば、命令がセグメント単位でＭ系列疑似乱数シーケ
ンスに従って配列しなおされている。実行すべき命令を
含むセグメントが命令メモリに存在しない場合には、該
当セグメントを、複数個のセグメント領域のうちの、所
定の条件に従って選択したものにロードした上で、実行
すべき命令を命令メモリから疑似乱数シーケンスに従っ
て読出す。Ｍ系列疑似乱数シーケンスは従来のプログラ
ムカウンタおよびインクリメンタを使用した方法よりも
高速に動作可能なので、命令を従来よりも高速に読出す
ことが可能になる。回路規模もインクリメンタを使用し
たものよりも小さくてすむ。さらに、セグメント単位で
命令が配列しなおされているので、現在実行対象となっ
ている命令を含まないセグメントは、命令メモリに存在
しなくてもプログラムの実行には支障がない。それらセ
グメントのための命令メモリ領域を、他の用途に利用す
ることができる。そのため命令メモリの領域を有効に活
用できる。その結果、比較的小規模な回路を用いて命令
を高速に読出すことができ、かつ、大規模なプログラム
や多数のプログラムを、メモリを有効に活用して実行す
ることが可能なプログラム実行制御方法を提供できる。
【００８４】
【図１】 本発明の第１の実施例に係るプログラム実行
制御装置のブロック図である。
制御装置のブロック図である。
【図２】 疑似乱数プログラムカウンタの回路ブロック
図である。
図である。
【図３】 本発明の第１の実施例のプログラム実行制御
装置により実行されるプログラムを作成する処理のフロ
ーチャートである。
装置により実行されるプログラムを作成する処理のフロ
ーチャートである。
【図４】 プログラムのアドレス入換え処理のフローチ
ャートである。
ャートである。
【図５】 アドレス変換テーブルの内容の一部を示す模
式図である。
式図である。
【図６】 アドレス変換テーブルの内容の一部を示す模
式図である。
式図である。
【図７】 アドレス変換テーブルの内容の一部を示す模
式図である。
式図である。
【図８】 アドレス変換テーブルの内容の一部を示す模
式図である。
式図である。
【図９】 アドレス変換テーブルの内容の一部を示す模
式図である。
式図である。
【図１０】 本発明の第１の実施例において実行される
プログラムの変換処理を模式的に示す図である。
プログラムの変換処理を模式的に示す図である。
【図１１】 ４ビットの疑似乱数プログラムカウンタの
回路ブロック図である。
回路ブロック図である。
【図１２】 １０ビットの疑似乱数プログラムカウンタ
の回路ブロック図である。
の回路ブロック図である。
【図１３】 本発明の第２の実施例の概念図である。
【図１４】 本発明の第２の実施例において実行される
プログラムの作成処理のフローチャートである。
プログラムの作成処理のフローチャートである。
【図１５】 本発明の第２の実施例においてプログラム
を実行する際のフローチャートである。
を実行する際のフローチャートである。
【図１６】 従来のプログラム実行制御装置のブロック
図である。
図である。
【図１７】 従来のプログラム実行制御装置で実行する
プログラムを作成し実行する処理の概略フローチャート
である。
プログラムを作成し実行する処理の概略フローチャート
である。
【図１８】 従来のプログラム実行制御装置で実行され
るプログラムの実メモリ上のプログラムアドレスを模式
的に示す図である。
るプログラムの実メモリ上のプログラムアドレスを模式
的に示す図である。
３０ 疑似乱数プログラムカウンタ、３２ 命令メモ
リ、３４ 命令デコーダ、４２ 選択信号、４４ 飛び
先アドレス、５０〜６２、１３０〜１３６、１６０〜１
７８ １ビットセレクタ、７０〜８２、１４０〜１４
６、１８０〜１９８１ビットレジスタ、８４、１４８、
２００ 非排他的論理和回路、１１８ アドレス変換テ
ーブル。
リ、３４ 命令デコーダ、４２ 選択信号、４４ 飛び
先アドレス、５０〜６２、１３０〜１３６、１６０〜１
７８ １ビットセレクタ、７０〜８２、１４０〜１４
６、１８０〜１９８１ビットレジスタ、８４、１４８、
２００ 非排他的論理和回路、１１８ アドレス変換テ
ーブル。
フロントページの続き
(72)発明者 熊木 哲
兵庫県伊丹市瑞原４丁目１番地 三菱電
機株式会社システム エル・エス・アイ
開発研究所内
(72)発明者 花見 充雄
兵庫県伊丹市瑞原４丁目１番地 三菱電
機株式会社システム エル・エス・アイ
開発研究所内
(72)発明者 瀬川 浩
兵庫県伊丹市瑞原４丁目１番地 三菱電
機株式会社システム エル・エス・アイ
開発研究所内
(72)発明者 松村 哲哉
兵庫県伊丹市瑞原４丁目１番地 三菱電
機株式会社システム エル・エス・アイ
開発研究所内
(56)参考文献 特開 平２−91742（ＪＰ，Ａ)
特開 平２−173858（ＪＰ，Ａ)
特開 平７−93212（ＪＰ，Ａ)
特開 平６−194422（ＪＰ，Ａ)
特開 平３−14147（ＪＰ，Ａ)
特開 昭60−91470（ＪＰ，Ａ)
特開 昭57−208683（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 9/22 - 9/42
Claims (6)
- 【請求項１】 プログラムの命令を、あるＭ系列疑似乱
数シーケンスにより順番に指定されるアドレスに、各命
令のプログラムアドレス順に記憶する命令記憶手段と、 前記あるＭ系列疑似乱数シーケンスを発生するためのフ
ィードバックシフトレジスタ手段を有し、発生された疑
似乱数と、命令の実行結果とに基づくアドレス指定によ
り前記命令記憶手段から命令を読出す手段と、 読出された命令をデコードして、読出された命令に対応
する制御信号をプログラム実行装置に出力するととも
に、次の疑似乱数と、読出された命令によって定められ
る飛び先アドレスとのいずれを選択するかを示す選択信
号と、飛び先アドレスとを前記読出す手段に与えるため
のデコード手段とを含む、プログラム実行制御装置。 - 【請求項２】 前記フィードバックシフトレジスタ手段
は、 １つのシフトレジスタを構成するように接続可能な複数
個の１ビットレジスタと、 前記複数個の１ビットレジスタのうちの所定の複数個の
ものの出力に対してある論理演算を行ない、前記シフト
レジスタの先頭の１ビットレジスタにフィードバックす
るための論理回路とを含み、 それによって前記複数個の１ビットレジスタの出力が前
記あるＭ系列疑似乱数を形成可能であり、 前記フィードバックシフトレジスタ手段はさらに、 前記選択信号に応答して、前記複数個の１ビットレジス
タが前記論理回路を介して前記シフトレジスタを構成す
るような接続と、前記複数個の１ビットレジスタに、前
記飛び先アドレスの対応するビットがそれぞれ入力され
るような接続との間で、前記複数個の１ビットレジスタ
の接続を選択するための選択手段とを含む、請求項１記
載のプログラム実行制御装置。 - 【請求項３】 前記選択手段は、前記選択信号に応答し
て、前記シフトレジスタにおけるフィードバックシフト
経路内の前段から与えられるビットと、前記飛び先アド
レスのうちの対応の１ビットとのいずれか一方を選択し
て前記対応の１ビットレジスタに与えるための、前記複
数個の１ビットレジスタにそれぞれ対応して設けられる
複数個のセレクタを含み、 前記論理回路は、前記複数個の１ビットレジスタのうち
の、所定の２つの出力の非排他的論理和を、先頭の１ビ
ットレジスタに対応するセレクタに与えるための非排他
的論理和回路を含む、請求項２記載のプログラム実行制
御装置。 - 【請求項４】 前記フィードバックシフトレジスタ手段
は、７個の前記１ビットレジスタを含み、 前記選択手段は、前記選択信号に応答して、前記シフト
レジスタにおけるフィードバックシフト経路内の前段か
ら与えられるビットと、前記飛び先アドレスのうちの対
応の１ビットとのうちのいずれか一方を選択して前記対
応の１ビットレジスタに与えるための、前記７個の１ビ
ットレジスタにそれぞれ対応して設けられる７個のセレ
クタを含み、 前記論理回路は、前記７個の１ビットレジスタのうち
の、ビット２およびビット６に対応する２つの１ビット
レジスタの出力の非排他的論理和をとって、先頭の１ビ
ットレジスタに対応するセレクタに与えるための非排他
的論理和回路を含む、請求項２記載のプログラム実行制
御装置。 - 【請求項５】 あるプログラムの命令を、あるＭ系列疑
似乱数シーケンスにより順番に指定されるアドレスに、
各命令のプログラムアドレス順に従って記憶した命令メ
モリを準備するステップと、 前記あるＭ系列疑似乱数シーケンスに従って疑似乱数を
発生するためのフィードバックシフトレジスタ手段を用
いて疑似乱数を発生し、発生された疑似乱数と、命令の
実行結果とに基づくアドレス指定により前記命令メモリ
から命令を読出すステップと、 読出された命令をデコードして、読出された命令に対応
する制御信号をプログラム実行装置に出力するととも
に、次の疑似乱数により指定されるアドレスと、読出さ
れた命令によって定まる飛び先アドレスとの、いずれを
選択するかを示す選択信号と、飛び先アドレス とを出力
するステップと、前記読出すステップと、前記出力するステップとを所定
の条件が成立するまで繰返し実行するステップとを含
む、プログラム実行制御方法。 - 【請求項６】 あるプログラムを複数個のセグメントに
分割するステップと、 命令メモリを、複数セグメント記憶領域に分割するステ
ップと、 前記複数個のセグメントの各々において、そこに含まれ
る命令が、あるＭ系列疑似乱数シーケンスにより順番に
指定される位置にプログラムアドレス順に配置されるよ
うに、命令の配列を変更するステップと、 プログラム実行装置で実行すべき命令を特定するステッ
プと、 配列が変更された命令を含む前記複数個のセグメントの
うち、実行すべき命令を含むセグメントが命令メモリに
存在するか否かを判断し、存在しない場合には該当セグ
メントを、前記複数個のセグメント領域のうちの、所定
の条件に従って選択したものにロードしたうえで、前記
実行すべき命令を前記命令メモリから読出すステップ
と、 読出された命令をデコードして、読出された命令に対応
する制御信号をプログラム実行装置に出力するととも
に、次の疑似乱数により指定されるアドレスと、デコー
ドの結果によって定まる飛び先アドレスとの、いずれを
選択するかを示す選択信号と、飛び先アドレスとを出力
するステップと、 前記あるＭ系列疑似乱数シーケンスに従って疑似乱数を
発生し、発生された疑似乱数と、前記選択信号および前
記飛び先アドレスとに基づいて、次に読出すべき命令を
特定するステップと、 前記読出すステップと、前記出力するステップと、前記
次に読出すべき命令を特定するステップとを、所定の条
件が成立するまで繰返し実行するステップとを含む、プ
ログラム実行制御方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16348094A JP3469941B2 (ja) | 1994-07-15 | 1994-07-15 | プログラム実行制御装置および方法 |
| US08/460,947 US5651123A (en) | 1994-07-15 | 1995-06-05 | Program execution control device having addressability in accordance with M series pseudo-random number sequence |
| DE19524402A DE19524402C2 (de) | 1994-07-15 | 1995-07-04 | Programmausführungssteuereinrichtung mit einer Adressierbarkeit entsprechend einer M-reihigen Pseudo-Zufallszahlenfolge |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16348094A JP3469941B2 (ja) | 1994-07-15 | 1994-07-15 | プログラム実行制御装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0830452A JPH0830452A (ja) | 1996-02-02 |
| JP3469941B2 true JP3469941B2 (ja) | 2003-11-25 |
Family
ID=15774683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16348094A Expired - Fee Related JP3469941B2 (ja) | 1994-07-15 | 1994-07-15 | プログラム実行制御装置および方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5651123A (ja) |
| JP (1) | JP3469941B2 (ja) |
| DE (1) | DE19524402C2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100264633B1 (ko) * | 1994-12-05 | 2000-09-01 | 포만 제프리 엘 | 준난수 생성 장치 및 방법, 및 함수 f의 다중 적분 계산 장치 및 방법 |
| JP3505266B2 (ja) * | 1995-06-15 | 2004-03-08 | 三洋電機株式会社 | プログラム実行装置 |
| JP3150611B2 (ja) * | 1996-03-29 | 2001-03-26 | 株式会社東芝 | パターン発生装置 |
| US5944845A (en) * | 1997-06-26 | 1999-08-31 | Micron Technology, Inc. | Circuit and method to prevent inadvertent test mode entry |
| EP0929040A3 (en) * | 1997-12-25 | 2007-06-27 | Nippon Telegraph and Telephone Corporation | Microprocessor with data randomizing |
| DE19837101C2 (de) * | 1998-08-17 | 2000-11-23 | Philips Corp Intellectual Pty | Programmierbare 1-Bit Datenverarbeitungsanordnung |
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| FR2821478A1 (fr) * | 2001-02-23 | 2002-08-30 | St Microelectronics Sa | Procede et dispositif de lecture sequentielle d'une memoire avec saut d'adresse |
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| DE10340411B4 (de) * | 2003-09-02 | 2005-10-13 | Infineon Technologies Ag | Vorrichtung und Verfahren zur sicheren Ausführung eines Programms |
| EP1553477A1 (en) * | 2004-01-12 | 2005-07-13 | Siemens Aktiengesellschaft | System integrity check for drives |
| US8549134B1 (en) * | 2005-02-11 | 2013-10-01 | Hewlett-Packard Development Company, L.P. | Network event indicator system |
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Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57212563A (en) * | 1981-06-25 | 1982-12-27 | Fujitsu Ltd | Address reading circuit for one-chip microcomputer |
| DE3682305D1 (de) * | 1985-03-23 | 1991-12-12 | Int Computers Ltd | Integrierte digitale schaltungen. |
| JP2673298B2 (ja) * | 1987-12-17 | 1997-11-05 | 三菱電機株式会社 | セルフテスト機能付半導体集積回路 |
| US4905176A (en) * | 1988-10-28 | 1990-02-27 | International Business Machines Corporation | Random number generator circuit |
| US5187676A (en) * | 1991-06-28 | 1993-02-16 | Digital Equipment Corporation | High-speed pseudo-random number generator and method for generating same |
| US5473708A (en) * | 1993-08-16 | 1995-12-05 | Electro-Sensors, Inc. | Pattern processing system using minimum length address loops |
-
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-
1995
- 1995-06-05 US US08/460,947 patent/US5651123A/en not_active Expired - Fee Related
- 1995-07-04 DE DE19524402A patent/DE19524402C2/de not_active Expired - Fee Related
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| JPH0830452A (ja) | 1996-02-02 |
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