JP3486630B2

JP3486630B2 - データ処理装置

Info

Publication number: JP3486630B2
Application number: JP13204291A
Authority: JP
Inventors: 直幹三ツ石; 志朗馬場; ひろみ永山; 努林; 幸秀早川
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1991-05-08
Filing date: 1991-05-08
Publication date: 2004-01-13
Anticipated expiration: 2019-01-13
Also published as: JPH04333153A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理装置にかか
り、例えば、シングルチップマイクロコンピュータの中
央処理装置に利用して有効な技術に関するものである。

【０００２】

【従来の技術】シングルチップマイクロコンピュータ
は、それに含まれる中央処理装置が主として扱うデータ
長によって４ビット、８ビット、１６ビットマイクロコ
ンピュータなどに区別される。現在、これらの中では８
ビットシングルチップマイクロコンピュータが最も多く
使用され、機器組込制御用として用いられている。この
ような８ビットシングルチップマイクロコンピュータ
は、株式会社日立製作所平成元年６月発行の『Ｈ８／３
３０ＨＤ６４７３３０８ＨＤ６４３３３０８ハー
ドウェアマニュアル』などにより公知であるのでその詳
細な説明は省略するが、８ビットシングルチップマイク
ロコンピュータの中央処理装置（以下８ビットＣＰＵと
も記す）は、主として扱うデータ長が８ビットであり、
このため、８ビットＣＰＵは８ビット長のレジスタまた
はアキュムレータと、８ビットレジスタの２倍長である
１６ビットレジスタを有する。これらの８ビットＣＰＵ
は、特に制限はされないものの、データ処理には主とし
て８ビットレジスタを使用し、メモリを参照したりする
ためのアドレスレジスタとしては１６ビットレジスタを
使用する。このような１６ビットレジスタは、インデッ
クスレジスタ、スタックポインタ、プログラムカウンタ
などと呼ばれる場合がある。アドレスレジスタが１６ビ
ット長である場合、ＣＰＵが参照できるメモリは６５５
３６（＝２¹⁶）バイト（以下６４ｋバイトとも記す）に
限定される。しかしながら、８ビットシングルチップマ
イクロコンピュータが用いられる機器組込制御の応用で
は、機器の高性能化によって大容量のプログラムあるい
はデータを扱うことが要求されている。

【０００３】これに対し、ＣＰＵに８ビットのページレ
ジスタを付加し、１６ビットレジスタと組合せてアドレ
スを生成することにより、参照できるメモリを１６７７
７２１６（＝２²⁴）バイト（以下１６Ｍバイトとも記
す）としたシングルチップマイクロコンピュータの例と
して株式会社日立製作所昭和６３年１２月発行『Ｈ８／
５３２ＨＤ６４７５３２８ＨＤ６４３５３２８ハ
ードウェアマニュアル』に記載のものがある。このよう
なページレジスタを利用してメモリなどを参照するため
の構成は、ページレジスタとアドレスレジスタとを全く
独立させて、演算器などのハードウェアの構成を簡素化
しているが、その反面、ページレジスタとアドレスレジ
スタとの間にキャリまたはボローの伝播が行われず、プ
ログラムあるいはコンパイラを作成する場合には、一群
のプログラムあるいはデータがページ境界を越えない様
に常に注意しなければならない。例えば、上記の例で、
命令を０番地から実行すると、当初、プログラムカウン
タはＨ’００００（Ｈ’は１６進数を示す），これに対
応するページレジスタ（以下コードページレジスタとも
記す）はＨ’００である。分岐命令を使用せずに演算命
令などを実行し続け、６５５３５（Ｈ’ＦＦＦＦ）番地
に達し、次の命令を実行しようとした場合、プログラム
カウンタはＨ’ＦＦＦＦ→Ｈ’００００となってオーバ
フローするが、この時のキャリはコードページレジスタ
に伝播されないために、次の命令は０番地に戻ってしま
う。このため、プログラムは６４ｋバイトを越えないよ
うに分割して作成し、分割したプログラムをそれぞれ別
のページに割当て、あるページに存在するプログラムか
ら別のページに存在するプログラムに実行を移す場合は
ページ間分岐命令を使用する必要がある。すなわち、プ
ログラム中で分岐命令を使用する場合は、分岐先が同一
ページ内に存在するか、別ページに存在するかを意識し
てページ内分岐命令とページ間分岐命令を使い分ける必
要がある。データも同様に６４ｋバイトを越えないよう
に分割して管理する必要がある。このとき、いわゆるポ
ストインクリメントレジスタ間接モードなどの様にメモ
リをアクセスする毎にアドレスレジスタの内容を更新し
ていく場合、上記同様にアドレスレジスタがオーバフロ
ーしても対応するページレジスタ（以下データページレ
ジスタとも記す）にキャリが伝播されない。また、ディ
スプレースメント付レジスタ間接で、１６ビットのディ
スプレースメントを使用する場合、１６ビットのアドレ
スレジスタに１６ビットのディスプレースメントを加算
し、キャリまたはボローが発生してもページレジスタに
は伝播せず、１６ビットの加算結果とページレジスタが
組み合わされてアドレスが生成される。すなわち、ペー
ジレジスタＨ’００、アドレスレジスタＨ’ＦＦＦＦ、
ディスプレースメントＨ’４０００の場合、結果として
得られるアドレスはＨ’００３ＦＦＦとなる。したがっ
て、ページレジスタを利用したアドレス拡張技術におい
ては、実質的に利用可能なアドレシングモードも制限さ
れてしまう。

【０００４】これに対し、株式会社日立製作所昭和６２
年９月発行『日立１６ビットマイクロプロセッサＨＤ
６４１０１６』などに記載されている１６ビットＣＰＵ
では１６Ｍバイトの連続したアドレス空間を使用できる
ものの、主としてデータ処理のために３２ビットレジス
タを有するなどＣＰＵ全体の機能が８ビットＣＰＵに対
して格段に高く、これに比例して論理的な規模やチップ
占有面積といった物理的な規模が８ビットＣＰＵに比べ
て相当に大きくなり、このため、機器制御応用でシステ
ム構成に必要なタイマなどの周辺機能を当該１６ビット
ＣＰＵと共に１チップに内蔵できなかったり、充分な記
憶容量のメモリを内蔵できず、機器制御応用のための所
要のシステムをオンチップ化して所謂シングルチップマ
イクロコンピュータ化を実現することが難しくなるとい
う問題が本発明者によって見い出された。

【０００５】

【発明が解決しようとする課題】本発明の目的は、論理
的並びに物理的規模の増加を最小限にしつつ、連続的に
使用可能なアドレス空間を相対的に広げることができる
データ処理装置、例えば８ビットＣＰＵを用いて６４ｋ
バイト以上のアドレス空間を連続的に使用できるデータ
処理装置を提供することにある。本発明の更に別の目的
は、命令の種類を相対的に極端に増やさず、連続する相
対的に広いアドレス空間を利用でき、しかも当該アドレ
ス空間の広さに見合うように相対的に豊富なアドレシン
グモードをサポートすることができるデー処理装置を提
供することにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、アドレスデータの保持には全
体（第１ビット長の第１レジスタ部及び第２ビット長の
第２レジスタ部）が使用され、データの保持にはその一
部分（第１レジスタ部）が使用されるデータ保持手段と
してのレジスタを複数個採用し、第１レジスタ部に結合
した第１算術論理ユニットと第２レジスタ部に結合した
第２算術論理ユニットを含む算術論理演算器を設ける。
一のレジスタに格納されたアドレスデータと他のレジス
タに格納されたアドレスデータとの間のアドレス演算
は、第１算術論理ユニット及び第２算術論理ユニットに
より、前記第１ビット長と第２ビット長の和のビット長
単位で実行する。前記第１レジスタ部内に格納されたデ
ータを用いたデータ演算は、前記第１算術論理ユニット
により、前記第１ビット長の単位で実行する。例えば、
８ビットＣＰＵに内蔵の既存の１６ビットレジスタ（第
１レジスタ部の一例）にアドレス専用の拡張レジスタ
（第２レジスタ部の一例）を追加し、追加された拡張レ
ジスタを含めた全体をアドレスデータとして一括把握し
て、メモリなどをアクセス可能にするものである。アド
レス演算は拡張レジスタと対応レジスタとの双方を一単
位として行われ、アドレスデータを保持するとき斯るレ
ジスタの更新は前記拡張レジスタも一緒に行われる。

【０００９】

【００１０】

【００１１】

【作用】上記した手段によれば、データ保持手段の全体
に対する利用はアドレスデータに限定され、アドレスデ
ータのビット数は、その他のデータの保持に利用される
当該データ保持手段の一部分のビット数に比べて拡張さ
れ、このことは、リニアに利用可能なアドレス空間を拡
張するように作用する。アドレス空間がリニアに拡張さ
れることは、ページレジスタによる従来のアドレス空間
拡張技術に比べて、種々のアドレス修飾を可能して、ア
ドレス空間の広さに見合うように相対的に豊富なアドレ
シングモードをサポートする。更にこのとき、前記デー
タ保持手段の全体の利用はアドレス生成に用途を限定し
ており、このことは、ＣＰＵの論理的並びに物理的な規
模の増大を抑制し、システム構成に必要な周辺機能やメ
モリなどのオンチップ化による１チップマイクロコンピ
ュータ化を容易に実現可能に作用する。

【００１２】

【実施例】図１には本発明に係るマイクロコンピュータ
の一実施例であるシングルチップマイクロコンピュータ
が示される。

【００１３】上記シングルチップマイクロコンピュータ
１００は、全体の制御を司るＣＰＵ（中央処理装置）
１、ＣＰＵ１の動作プログラムなどを保有するＲＯＭ
（リードオンリメモリ）２、ＣＰＵ１の作業領域並びに
データの一時記憶領域などとして利用されるＲＡＭ（ラ
ンダムアクセスメモリ）３、タイマ４、シリアルコミュ
ニケーションインタフェース（ＳＣＩ）５、クロックパ
ルスジェネレータ６８、及び、入出力ポート（ＩＯＰ）
６１乃至６７などの機能ブロックから構成され、これら
は内部バス６９で相互に接続されてなる。内部バスは特
に制限はされないものの、アドレスバス、データバス、
コントロールバスを含む。斯るシングルチップマイクロ
コンピュータ１００は公知の半導体集積回路製造技術に
よってシリコン基板のような１つの半導体基板上に形成
されている。

【００１４】シングルチップマイクロコンピュータ１０
０はクロックパルスジェネレータＣＰＧの端子ＸＴＡ
Ｌ，ＥＸＴＡＬに接続される水晶発振子又は外部から入
力される外部クロックに基づいて生成される基準クロッ
クに同期して動作を行なう。この基準クロックの最小単
位をステートと呼ぶ。尚、図においてＶｓｓ，Ｖｃｃは
電源端子である。

【００１５】前記ＣＰＵ１にリセット信号ＲＥＳが加え
られると、シングルチップマイクロコンピュータ１００
はリセット状態になる。このリセット状態を解除する
と、ＣＰＵ１は、スタートアドレスをリードして、この
スタートアドレスから命令のリードを開始するリセット
例外処理を行なう。前記スタートアドレスは、特に制限
はされないものの０番地に格納されているものとする。
この後、ＣＰＵ１は、特に制限はされないものの、逐
次、ＲＯＭ２から命令を読出して解読し、その解読結果
に基づいてデータの処理或いはＲＡＭ３、タイマ４、Ｓ
ＣＩ５、入出力ポート６１乃至６７などとデータの転送
を行なう。すなわち、ＣＰＵ１は、入出力ポート６１乃
至６７などから入力されるデータ、あるいはＳＣＩ５な
どから入力される指示を参照しつつ、ＲＯＭ２に記憶さ
れている命令に基づいて処理を行ない、その結果に従っ
て入出力ポート６１〜７、タイマ４などを使用して外部
に信号を出力し、各種機器の制御を行なうものである。
特に制限はされないものの、上記ＲＯＭ２、ＲＡＭ３、
タイマ４などのリード／ライトは、バイト（例えば８ビ
ット）／ワード（例えば１６ビット）のいずれも２ステ
ートで実行するものとする。

【００１６】図２にはＣＰＵ１の内蔵レジスタの第１構
成例が示される。ＣＰＵ１はそれぞれ１６ビット長の８
本の汎用レジスタＲ０Ｌ，Ｒ０Ｈ〜Ｒ７Ｌ，Ｒ７Ｈと、
それぞれ８ビット長の８本の拡張レジスタとＥ０からＥ
７と、２４ビット長のプログラムカウンタＰＣと、８ビ
ット長のコンディションコードレジスタＣＣＲとを有し
ている。汎用レジスタＲ０Ｌ，Ｒ０Ｈ〜Ｒ７Ｌ，Ｒ７Ｈ
は、特に制限はされないものの、上位８ビットと下位８
ビットを独立させて８ビット長のデータを格納すること
も、上位・下位を連結して１６ビット長のデータを格納
することもできる。

【００１７】汎用レジスタＲ０Ｌ，Ｒ０Ｈ〜Ｒ７Ｌ，Ｒ
７Ｈをアドレスレジスタとして使用する場合は、汎用レ
ジスタが保有する１６ビットをアドレスの下位１６ビッ
トとし、対応する拡張レジスタが保有する８ビットをア
ドレスの上位８ビットとして、合計２４ビットのアドレ
スを生成するものである。換言すれば、ＣＰＵ１は最大
限２４ビットのアドレスで規定される連続的なアドレス
空間を利用することができる。さらにこの２４ビットの
アドレスを種々のモードで修飾することができるように
なっている。例えば、前記２４ビットアドレスにディス
プレースメントを加算する、定数倍をする、あるいは他
のレジスタの内容を加算するといったことを行うことが
できる。この修飾を行なう場合、下位１６ビットの計算
にて、キャリまたはボローが発生した場合には、上位８
ビットに桁上げまたは桁下げを行なう。この結果をアド
レスレジスタに保持させる場合には同時に上位８ビット
の結果も、対応する拡張レジスタに保持させる。

【００１８】拡張レジスタＥ０〜Ｅ７はアドレスレジス
タとしての利用に専用化され、データレジスタとしては
使用できないようになっている。拡張レジスタＥ０〜Ｅ
７の操作は、特に制限はされないものの、アドレスデー
タを転送するために、拡張レジスタを汎用レジスタと組
合せてロード／ストアする場合と、拡張レジスタと汎用
レジスタとの間でデータ転送する場合に限定され、汎用
レジスタとは無関係に拡張レジスタに対して演算を行な
うことはできないようになっている。斯る制限は、ＣＰ
Ｕ１が実行すべき命令を解読して制御信号を生成する制
御部によって実現される。

【００１９】プログラムカウンタＰＣは２４ビットのカ
ウンタであり、ＣＰＵ１が次に実行する命令のアドレス
を示している。コンディションコードレジスタＣＣＲは
割込みマスクビット（Ｉ）と、キャリフラグ（Ｃ）、ゼ
ロフラグ（Ｚ）、ネガティブフラグ（Ｎ）、オーバフロ
ーフラグ（Ｖ）を含んでいる。割込みマスクビットは１
のとき、ＣＰＵ１を割込み禁止状態とし、０のとき、割
込み許可状態とする。その他のフラグは演算の結果など
を反映する。

【００２０】図３には汎用レジスタＲ０Ｌ，Ｒ０Ｈ〜Ｒ
７Ｌ，Ｒ７Ｈと拡張レジスタＥ０〜Ｅ７のデータ構成例
が示される。ＣＰＵ１が扱うバイトデータは、汎用レジ
スタの上位ＲｉＨ（ｉ＝１，２，…，７）または下位Ｒ
ｉＬに格納される。汎用レジスタの上位ＲｉＨを使用す
る場合、ビット１５がデータの最上位ビット（ＭＳＢ）
に、ビット８が最下位ビット（ＬＳＢ）にそれぞれ対応
する。同様に、汎用レジスタの下位ＲｉＬを使用する場
合、ビット７が最上位ビットに、ビット０が最下位ビッ
トに対応する。ワードデータは汎用レジスタＲｉＬ及び
ＲｉＨに格納される。ビット１５がデータの最上位ビッ
トに、ビット０が最下位ビットにそれぞれ対応する。ア
ドレスデータは拡張レジスタＥｉと汎用レジスタＲｉ
Ｌ，ＲｉＨに格納される。拡張レジスタＥｉのビット７
がアドレスデータの最上位ビットに、汎用レジスタＲｉ
Ｌのビット０が最下位ビットにそれぞれ対応する。

【００２１】ＣＰＵ１は、これらの他に、１ビットデー
タ、あるいは２進化１０進数データなどを扱うが、これ
らは本発明に直接は関係しないので詳細な説明は省略す
る。

【００２２】図４にはＲＡＭ３，ＲＯＭ２などのメモリ
のデータ構成例が示される。特に制限はされないもの
の、メモリはバイト単位にアドレスが付けられている。
ＣＰＵ１が扱うバイトデータは、メモリの各アドレスに
格納される。ワードデータはメモリの偶数アドレスと奇
数アドレスを連結して格納される。偶数アドレスのビッ
ト７がデータの最上位ビットに、奇数アドレスのビット
０が最下位ビットにそれぞれ対応する。アドレスデータ
は偶数アドレスから始まる４バイトのアドレスに格納さ
れる。先頭の偶数アドレスの１バイトは将来拡張用にシ
ステム上予約され、例えば利用が制限されている。次の
奇数アドレスのビット７がアドレスデータの最上位ビッ
トに、４バイトめの奇数アドレスのビット０が最下位ビ
ットにそれぞれ対応する。

【００２３】図５及び図６にはＣＰＵ１のアドレッシン
グモードと実効アドレスの計算方法の一例が示される。

【００２４】レジスタ間接モードでは命令コード中にレ
ジスタを指定する部分を含み、この命令コードで指定さ
れた汎用レジスタとこれに対応する拡張レジスタとが保
有する２４ビットをアドレスとしてメモリ上のアドレス
を指定する。

【００２５】ディスプレースメント付レジスタ間接モー
ドは、上記レジスタ間接モードと同様に得られた２４ビ
ットのアドレスに、命令コード中に含まれるディスプレ
ースメントを加算した結果をアドレスとしてメモリ上の
アドレスを指定する。加算結果はアドレスの指定のみに
使用され、拡張レジスタＥｉ及び汎用レジスタＲｉＬ，
ＲｉＨの内容には反映されない。特に制限はされないも
のの、ディスプレースメントは２４ビットまたは１６ビ
ットであり、１６ビットディスプレースメントの場合は
加算の際に上位８ビットが符号拡張される。すなわち、
全２４ビットのディスプレースメントの上位８ビットは
１６ビットディスプレースメントのビット１５と同じ値
であるとして加算が行われる。

【００２６】ポストインクリメントレジスタ間接モード
は、前記レジスタ間接と同様に得られた２４ビットのア
ドレスでメモリ上のアドレスを指定する。その後、この
アドレスに１または２または４を加算し、その加算結果
が拡張レジスタＥｉ及び汎用レジスタＲｉＨ，ＲｉＬに
格納される。メモリ上のバイトデータを指定する場合は
１が、ワードデータを指定する場合は２が、アドレスデ
ータを指定する場合は４が、それぞれ加算される。

【００２７】プリデクリメントレジスタ間接モードは、
前記レジスタ間接と同様に得られた２４ビットのアドレ
スから１または２または４を減算して得られる２４ビッ
トのアドレスでメモリ上のアドレスを指定する。その
後、その減算結果が拡張レジスタＥｉ及び汎用レジスタ
ＲｉＨ，ＲｉＬに格納される。メモリ上のバイトデータ
を指定する場合は１が、ワードデータを指定する場合は
２が、アドレスデータを指定する場合は４が、それぞれ
減算される。

【００２８】プログラムカウンタ相対モードは、プログ
ラムカウンタＰＣが保有する２４ビットのアドレスに命
令コード中に含まれるディスプレースメントを加算した
結果をアドレスとしてメモリ上のアドレスを指定する。
加算結果はプログラムカウンタＰＣに格納される。特に
制限はされないものの、ディスプレースメントは１６ビ
ットまたは８ビットであり、加算されるディスプレース
メントはその上位８ビットまたは１６ビットが符合拡張
される。すなわち、全２４ビットのディスプレースメン
トの上位８ビットは１６ビットディスプレースメントの
ビット１５と、または上位１６ビットは８ビットディス
プレースメントのビット７と同じ値であるとみなして加
算が行われる。プログラムカウンタ相対は分岐命令のみ
で使用される。

【００２９】ＣＰＵ１は、上記の他にイミディエイト、
レジスタ直接、絶対アドレスなどのアドレッシングモー
ドを実行するが、これらは本発明に直接は関係しないの
で詳細な説明は省略する。

【００３０】図７にはＣＰＵ１の内部ブロックの一例が
示される。ＣＰＵ１は主としてマイクロＲＯＭあるいは
ＰＬＡ（ＰｌｏｇｒａｍｍａｂｌｅＬｏｇｉｃＡｒｒ
ａｙ）で構成される制御部ＣＯＮＴ、前記汎用レジスタ
Ｒ０Ｌ，Ｒ０Ｈ〜Ｒ７Ｌ，Ｒ７Ｈ、拡張レジスタＥ０〜
Ｅ７、プログラムカウンタＰＣ、コンディションコード
レジスタＣＣＲを含む実行部ＥＸＥから構成される。

【００３１】実行部ＥＸＥはさらに、テンポラリレジス
タＴＲＬ，ＴＲＨ，ＴＲＥ、算術論理演算器ＡＬＵＬ，
ＡＬＵＨ，ＡＬＵＥ、リードデータバッファＲＤＢＬ，
ＲＤＢＨ，ＲＤＢＥ、ライトデータバッファＷＤＢＬ，
ＷＤＢＨ，ＷＤＢＥ、及びアドレスバッファＡＢＬ，Ａ
ＢＨ，ＡＢＥを含み、これらが３本の内部バスＡ、Ｂ、
Ｃを介して接続されている。算術論理演算器ＡＬＵＬ，
ＡＬＵＨ，ＡＬＵＥは、命令によって指定される各種演
算、プログラムカウンタの加算、実効アドレスの計算な
どに用いられる。リードデータバッファＲＤＢＬ，ＲＤ
ＢＨ，ＲＤＢＥはＲＯＭ２、ＲＡＭ３あるいは図示はさ
れない外部メモリなどからリードした命令やデータを一
時的に格納し、またライトデータバッファＷＤＢＬ，Ｗ
ＤＢＨ，ＷＤＢＥは前記ＲＯＭ２、ＲＡＭ３あるいは外
部メモリなどにライトすべきデータを一時的に格納す
る。これによってＣＰＵ１の内部動作とＣＰＵ１外部の
リード／ライト動作のタイミングを調整している。アド
レスバッファＡＢＬ，ＡＢＨ，ＡＢＥはＣＰＵ１がリー
ド／ライトするアドレスを一時的に格納する。

【００３２】特に制限はされないものの、上記実行部Ｅ
ＸＥ内の各ブロックは８ビットを単位としている。すな
わち、例えば、プログラムカウンタは８ビット単位で３
ブロックに分割されている。ＰＣＥがビット２３〜１
６、ＰＣＨがビット１５〜８、ＰＣＬがビット７〜０に
対応する。汎用レジスタはＲ０Ｈ〜Ｒ７Ｈがビット１５
〜８、Ｒ０Ｌ〜Ｒ７Ｌがビット７〜０に対応する。そし
てそれら汎用レジスタに対するビット２３〜１６が拡張
レジスタＥ０〜Ｅ７とされる。内部バスＡ，Ｂ，Ｃは、
これらのビット２３〜１６、１５〜８、ビット７〜０に
対応して３本が並行して設けられている。その他に前記
テンポラリレジスタ・ＡＬＵ・データバッファなども同
様に８ビットを単位に構成されている。これらの物理的
な配置は特に制限はされない。

【００３３】図８乃至図１１には図７のＣＰＵ１が処理
する代表的な命令や例外処理のフローチャートの一例が
示される。

【００３４】リセット例外処理（図８）においては、Ｃ
ＰＵ１は０番地から始まる４バイトのアドレスに格納さ
れたスタートアドレスをリードする。なお、この４バイ
トの内、０番地の１バイトは、前記の通り将来拡張用に
予約されたものであり、無視される。ＣＰＵ１は第１ス
テップＳａ１で、割込みマスクビットＩを１にセットす
る。同時にＣＰＵ１内部でバスＡ上にデータ０を生成
し、これをアドレスバッファＡＢＬ，ＡＢＨ，ＡＢＥ
（以下単にＡＢとも記す）に転送するとともに、ＡＬＵ
Ｌ，ＡＬＵＨ，ＡＬＵＥ（以下単にＡＬＵとも記す）で
２を加算する。加算結果はテンポラリレジスタＴＲＬ，
ＴＲＨ，ＴＲＥ（以下単にＴＲとも記す）に格納する。
第２ステップＳａ２で前記アドレスバッファＡＢの内容
をアドレスとしてワードデータのリードを開始する。第
３ステップＳａ３ではリード動作を終了し、リードした
ワードデータをデータバッファＲＤＢＬ，ＲＤＢＨ，Ｒ
ＤＢＥ（以下単にＲＤＢとも記す）に格納する。同時に
テンポラリレジスタＴＲの内容をバスＡに出力し、アド
レスバッファＡＢに転送する。第４ステップＳａ４で前
記アドレスバッファＡＢの内容をアドレスとしてワード
データのリードを開始する。第５ステップＳａ５ではリ
ード動作を終了し、リードしたワードデータをデータバ
ッファＲＤＢに格納する。この時、特に制限はされない
もののデータバッファＲＤＢは、いわゆるファーストイ
ンファーストアウトとなっている。第６ステップＳａ６
では、第３ステップＳａ３及び第５ステップＳａ５でデ
ータバッファＲＤＢに格納したデータの内２４ビットを
スタートアドレスとしてバスＡに出力し、アドレスバッ
ファＡＢに転送するとともに、ＡＬＵで２を加算する。
加算結果はプログラムカウンタＰＣに格納する。なお、
第３ステップＳａ３でデータバッファＲＤＢに格納され
たデータの上位８ビットは、前記の通り、無視される。
第７ステップＳａ７で前記アドレスバッファＡＢの内容
をアドレスとしてプログラムの先頭命令のリードをワー
ドで開始する。第８ステップＳａ８ではリード動作を終
了し、リードしたワードデータをデータバッファＲＤＢ
に格納する。同時にプログラムカウンタＰＣの内容をバ
スＡに出力し、アドレスバッファＡＢに転送し、さらに
ＡＬＵで２を加算する。加算結果はプログラムカウンタ
ＰＣに格納する。第９ステップＳａ９で前記アドレスバ
ッファＡＢの内容をアドレスとしてプログラムの３バイ
トめ・４バイトめの命令のリードをワードで開始する。
さらに、第８ステップＳａ８でデータバッファＲＤＢに
格納した命令を制御部に転送し、解読を開始する。次の
ステップからは、プログラムの先頭命令である、第９ス
テップＳａ９で解読を開始した命令に基づいた動作を開
始する。第９ステップＳａ９でリードを開始したワード
データはこの命令実行中にデータバッファＲＤＢに格納
する。

【００３５】イミディエイトデータをレジスタに転送す
る命令の処理フローが図９に示されており、例えば、デ
ータ３４を汎用レジスタＲ０Ｌに転送する命令（ＭＯ
Ｖ．Ｂ＃３４，Ｒ０Ｌ）は、特に制限はされないもの
の、命令コード中にイミディエイトデータ３４を含み２
バイトの命令長であるとする。本命令は、第１ステップ
Ｓｂ１では、直前に実行した命令または例外処理の最後
のステップで開始したリード動作を終了し、リードした
ワードデータをデータバッファＲＤＢに格納する。同時
に、プログラムカウンタＰＣの内容をバスＡに出力し、
アドレスバッファＡＢに転送し、さらにＡＬＵで２を加
算する。加算結果はプログラムカウンタＰＣに格納す
る。第２ステップＳｂ２で、アドレスバッファＡＢに格
納された内容に基づいて、本命令から３バイトめ・４バ
イトめの命令のリードをワードで開始する。同時に、既
にデータバッファＲＤＢに格納してある本命令コード中
に含まれるイミディエイトデータ３４をバスＡに出力
し、ＡＬＵを通過し、ＡＬＵからバスＣに出力してレジ
スタＲ０Ｌに転送する。ＡＬＵを通過した時にデータを
検査し、コンディションコードレジスタのＺ及びＮフラ
グに反映する。さらに、第１ステップＳｂ１でデータバ
ッファＲＤＢに格納した命令を制御部ＣＯＮＴに転送
し、解読を開始する。次のステップからは、次の命令で
ある、第２ステップＳｂ２で解読を開始した命令に基づ
いた動作を開始する。第２ステップＳｂ２でリードを開
始したワードデータはこの命令実行中にデータバッファ
ＲＤＢに格納する。

【００３６】ディスプレースメント付レジスタ間接アド
レッシングモードでメモリの内容をレジスタ転送する命
令の処理フローが図１０に示されており、例えば、レジ
スタＲ０（Ｒ０Ｌ，Ｒ０Ｈ）と拡張レジスタＥ０で示さ
れるアドレスに相対値１２３４を加えたアドレスからバ
イトデータを汎用レジスタＲ１Ｈに転送する命令｛ＭＯ
Ｖ．Ｂ＠（１２３４，Ｒ０），Ｒ１Ｈ｝は、特に制限
はされないものの、命令コード中にディスプレースメン
ト１２３４を含み４バイトの命令長であるとする。本命
令は、第１ステップＳｃ１で、直前に実行した命令また
は例外処理の最後のステップで開始したリード動作を終
了し、リードしたワードデータ（本命例の第３・第４バ
イト）をデータバッファＲＤＢに格納する。同時にプロ
グラムカウンタＰＣの内容をバスＡに出力し、アドレス
バッファＡＢに転送し、さらにＡＬＵで２を加算する。
加算結果はプログラムカウンタＰＣに格納する。第２ス
テップＳｃ２で、アドレスバッファＡＢに格納された内
容に基づいて、本命令から３バイトめ・４バイトめの命
令である、次の命令のリードをワードで開始する。同時
に既にデータバッファＲＤＢに格納してある本命令コー
ド中に含まれるディスプレースメント１２３４をバスＢ
に，汎用レジスタＲ０と拡張レジスタＥ０の内容をバス
Ａに出力し、ＡＬＵでこれらの加算を行ない、ＡＬＵか
らバスＣに出力してテンポラリレジスタＴＲに転送す
る。加算に際してディスプレースメントは００１２３４
に拡張される。第３ステップＳｃ３でリード動作を終了
し、リードしたワードデータをデータバッファＲＤＢに
格納する。同時にテンポラリレジスタＴＲの内容をバス
Ａに出力しアドレスバッファＡＢに転送する。第４ステ
ップＳｃ４で前記アドレスバッファＡＢの内容をアドレ
スとしてデータのリードをバイトで開始する。第５ステ
ップＳｃ５でリード動作を終了し、リードしたバイトデ
ータをデータバッファＲＤＢに格納する。前記同様にプ
ログラムカウンタＰＣの内容をアドレスバッファＡＢに
転送し、２を加算する。第６ステップＳｃ６で前記アド
レスバッファＡＢの内容をアドレスとしてデータのリー
ドをバイトで開始する。第５ステップＳｃ５でデータバ
ッファＲＤＢに格納したデータをバスＡに出力し、ＡＬ
Ｕを通過し、ＡＬＵからバスＣに出力してレジスタＲ１
Ｈに転送する。ＡＬＵを通過した時にデータを検査し、
コンディションコードレジスタＣＣＲのＺ及びＮフラグ
に反映する。第３ステップＳｃ３でデータバッファＲＤ
Ｂに格納した命令を制御部ＣＯＮＴに転送し、解読を開
始する。次のステップからは、前記同様に、次の命令の
動作を開始する。

【００３７】ポストインクリメントレジスタ間接アドレ
ッシングモードでメモリの内容をレジスタ転送する命令
の処理フローが図１１に示されており、例えば、汎用レ
ジスタＲ７（Ｒ７Ｌ，Ｒ７Ｈ）と拡張レジスタＥ７で示
されるアドレスから拡張データを汎用レジスタＲ２（Ｒ
２Ｌ，Ｒ２Ｈ）と拡張レジスタＥ２に転送する命令｛Ｍ
ＯＶ．Ｌ＠Ｒ７＋，Ｒ２｝は、特に制限はされないも
のの、２バイトの命令長であるとする。本命令は、第１
ステップＳｄ１で、直前に実行した命令または例外処理
の最後のステップで開始したリード動作を終了し、リー
ドしたワードデータをデータバッファＲＤＢに格納す
る。第２ステップＳｄ２で、レジスタＲ７と拡張レジス
タＥ７の内容をバスＡに出力し、アドレスバッファＡＢ
に転送し、同時にＡＬＵで２を加算すし、結果を汎用レ
ジスタＲ７と拡張レジスタＥ７に格納する。第３ステッ
プＳｄ３で前記アドレスバッファＡＢの内容をアドレス
としてデータのリードをワードで開始する。第４ステッ
プＳｄ４でリード動作を終了し、リードしたワードデー
タをデータバッファＲＤＢに格納する。同時に汎用レジ
スタＲ７と拡張レジスタＥ７の内容をバスＡに出力し、
アドレスバッファＡＢに転送し、同時にＡＬＵで２を加
算する。加算結果は汎用レジスタＲ７と拡張レジスタＥ
７に格納する。第５ステップＳｄ５で前記アドレスバッ
ファＡＢの内容をアドレスとしてデータのリードをワー
ドで開始する。第６ステップＳｄ６でリード動作を終了
し、リードしたワードデータをデータバッファＲＤＢに
格納する。前記同様にプログラムカウンタＰＣの内容を
アドレスバッファＡＢに転送し、２を加算する。第７ス
テップＳｄ７で前記アドレスバッファＡＢの内容をアド
レスとしてデータのリードをワードで開始する。データ
バッファＲＤＢに格納したデータの内２４ビットをバス
Ａに出力し、ＡＬＵを通過し、ＡＬＵからバスＣに出力
して汎用レジスタＲ２と拡張レジスタＥ２に転送する。
なお、第４ステップＳｄ４でデータバッファＲＤＢに格
納されたデータの上位８ビットは、無視される。特に制
限はされないものの、ＡＬＵを通過した時にデータを検
査せず、コンディションコードレジスタＣＣＲのフラグ
は変化しない。第１ステップＳｄ１でデータバッファＲ
ＤＢに格納した命令を制御部ＣＯＮＴに転送し、解読を
開始する。次のステップからは、前記同様に、次の命令
の動作を開始する。

【００３８】図３１には前記ＣＰＵ１が実行可能な算術
演算命令の一覧が示される。その算術演算は、具体的に
は加算・減算・比較を含む。

【００３９】加算には機能別にＡＤＤ、ＡＤＤＣ、ＡＤ
ＤＥ命令があり、さらに、ＡＤＤ命令ではバイトサイ
ズ、ワードサイズがある。ＡＤＤ命令では、指定された
ソースデータ（イミディエィトまたはレジスタの内容）
とディスティネーションデータ（レジスタの内容）を加
算し、結果をディスティネーションのレジスタに格納す
るとともに、結果をＣ，Ｖ，Ｚ，Ｎの各フラグに反映す
る。特に制限はされないものの、メモリの内容とレジス
タの内容の直接的な演算若しくは１命令による演算は行
なわない。

【００４０】ＡＤＤ命令では、データ演算命令としての
性質上、バイトサイズ、ワードサイズがある。ＡＤＤＣ
命令もＡＤＤ命令と同様であるが、加算はキャリフラグ
Ｃを含めて行なわれる。ＡＤＤＣ命令は、データ演算命
令としての性質上、バイトサイズ、ワードサイズがある
のが望ましいが、ワードサイズのＡＤＤＣ命令は２５ビ
ット以上のデータを扱わない限り必要ない。これに対し
てＡＤＤＣ命令をバイトサイズのみとすれば、ＣＰＵ１
の命令フォーマット・内部制御方式の単純化を行なっ
て、論理的・物理的規模を縮小可能である。前記必要性
と前記縮小規模を考慮して、特に制限はされないもの
の、ＡＤＤＣ命令をバイトサイズのみとしている。ＡＤ
ＤＥ命令はアドレスデータ計算用に使用すべきものであ
り、汎用レジスタと拡張レジスタを組合せて加算を行な
う。ＡＤＤＥ命令は、アドレスデータ演算命令としての
性質上、アドレスワードサイズのみとされ、フラグの変
化は禁止されている。減算についても同様である。

【００４１】比較には、キャリ付きの比較命令は存在し
ない。ＳＵＢＥ命令はキャリ、ゼロ、ネガティブフラグ
のみ変化し、オーバフローフラグは変化しない。アドレ
スデータには符号を考慮する必要がないためである。

【００４２】なお、＃ｘ：８、＃ｘ：１６はそれぞれ８
ビット、１６ビットイミディエィトデータ、Ｒｄ８、Ｒ
ｄ１６は８ビット、１６ビット汎用レジスタ、Ｅｄ：Ｒ
ｄ：１６は拡張レジスタと汎用レジスタの内容などを示
す。

【００４３】図１２にはＣＰＵ１のレジスタ構成の第２
の実施例が示される。ＣＰＵ１は８本の１６ビット長の
汎用レジスタＲ０（Ｒ０Ｌ，ＲＨ）〜Ｒ７（Ｒ７Ｌ，Ｒ
７Ｈ）と、５本の８ビット長の拡張レジスタＥ０１，Ｅ
２３，Ｅ４５，Ｅ６，Ｅ７と、２４ビット長のプログラ
ムカウンタＰＣと、８ビット長のコンディションコード
レジスタＣＣＲとを有している。

【００４４】汎用レジスタをアドレスレジスタとして使
用する場合は、汎用レジスタの内容１６ビットをアドレ
スの下位１６ビットとし、対応する拡張レジスタの内容
をアドレスの上位８ビットとして、合計２４ビットのア
ドレスを生成するものである。アドレッシングモードあ
るいは実効アドレスの計算方法は第１の実施例と同様で
ある。本実施例では汎用レジスタＲ０とＲ１、Ｒ２とＲ
３、Ｒ４とＲ５に対してそれぞれ１個の拡張レジスタＥ
０１、Ｅ２３、Ｅ４５が対応し、第１実施例に対して拡
張レジスタの数を減らしている。例えばＲ０を指定して
ポストインクリメントレジスタ間接を使用すると、拡張
レジスタＥ０１とＲ０の内容が書き変えられる。次にＲ
１を指定してポストインクリメントレジスタ間接を使用
すると、拡張レジスタＥ０１とＲ１の内容が書き変えら
れる。このため、ユーザは、特に制限はされないもの
の、汎用レジスタＲ０をデータレジスタとして、Ｒ１を
アドレスレジスタとして使用する。したがって、この場
合には、拡張レジスタＥ０１は、つねに汎用レジスタＲ
１と組合せて使用し、汎用レジスタＲ０とは組合せては
使用しないようにすることになる。このようにユーザの
プログラム作成上の制約が発生することになるが、すべ
ての汎用レジスタをアドレスレジスタとして使用し、デ
ータレジスタとしては使用しない応用例は存在しないと
考えられるので、上記制約は実質上の問題とならない。

【００４５】図１３にはＣＰＵ１のレジスタ構成の第３
の実施例が示される。ＣＰＵ１は、第２の実施例同様
に、８本の１６ビット長の汎用レジスタＲ０（Ｒ０Ｌ，
ＲＨ）〜Ｒ７（Ｒ７Ｌ，Ｒ７Ｈ）と、５本の夫々８ビッ
ト長の拡張レジスタＥ３〜Ｅ７と、２４ビット長のプロ
グラムカウンタＰＣ、８ビット長のコンディションコー
ドレジスタＣＣＲとを有している。

【００４６】汎用レジスタをアドレスレジスタとして使
用する場合は、汎用レジスタの内容１６ビットをアドレ
スの下位１６ビットとし、対応する拡張レジスタの内容
をアドレスの上位８ビットとして、合計２４ビットのア
ドレスを生成するものである。アドレッシングモードあ
るいは実効アドレスの計算方法は第１の実施例と同様で
ある。本実施例では汎用レジスタＲ０、Ｒ１、Ｒ２に対
して対応する拡張レジスタが存在しない。これらの汎用
レジスタをアドレスレジスタとして指定する場合には上
位８ビットを自動的に拡張して２４ビットのアドレスと
するようになっている。特に制限はされないものの、汎
用レジスタＲ０の場合には、上位８ビットは自動的にＲ
０のビット１５の内容と同一となる。汎用レジスタＲ１
の場合には、上位８ビットは自動的に全ビット０とな
る。また、汎用レジスタＲ２の場合には上位８ビットは
自動的に全ビット１となる。

【００４７】図１４には図１３の実施例における汎用レ
ジスタＲ０、Ｒ１、Ｒ２をアドレスレジスタとして指定
する場合におけるアドレスの拡張可能な範囲が示され
る。

【００４８】汎用レジスタＲ０の場合には、２４ビット
アドレスとしての上位８ビットは自動的にＲ０のビット
１５の内容と同一とされ、これにより、Ｈ’０００００
０〜Ｈ’００７ＦＦＦとＨ’ＦＦ８０００〜Ｈ’ＦＦＦ
ＦＦＦの範囲が指定される。汎用レジスタＲ１の場合に
は、上位８ビットは自動的に全ビット０とされ、これに
より、Ｈ’００００００〜Ｈ’００ＦＦＦＦの範囲が指
定される。また、汎用レジスタＲ２の場合には上位８ビ
ットは自動的に全ビット１とされ、これにより、Ｈ’Ｆ
Ｆ００００〜Ｈ’ＦＦＦＦＦＦの範囲が指定される。こ
れらのＨ’００００００〜Ｈ’００ＦＦＦＦとＨ’ＦＦ
００００〜Ｈ’ＦＦＦＦＦＦの範囲に使用頻度の高いプ
ログラムやデータ領域を配置すれば、それらはリニアな
アドレス範囲でアクセス可能にされる。

【００４９】図１５には、ＣＰＵ１のレジスタ構成の第
４の実施例が示される。ＣＰＵ１は、第２の実施例同様
に、８本の夫々１６ビット長の汎用レジスタＲ０（Ｒ０
Ｌ，ＲＨ）〜Ｒ７（Ｒ７Ｌ，Ｒ７Ｈ）と、５本の夫々８
ビット長の拡張レジスタＥ０１，Ｅ２３，Ｅ４５，Ｅ
６，Ｅ７と、２４ビット長のプログラムカウンタＰＣ
と、８ビット長のコンディションコードレジスタＣＣＲ
とを有している。本実施例の汎用レジスタと拡張レジス
タは、互いに独立とされ、アドレス計算時にキャリまた
はボローの伝播が禁止されている。プログラムカウンタ
ＰＣは前記同様に２４ビットのレジスタとして使用でき
る。

【００５０】本実施例によれば、２４ビットのプログラ
ムカウンタＰＣを有するから、プログラムに関してはペ
ージ境界をいっさい考慮しなくてもよい。但し、データ
がページ境界を超えないようにプログラム作成者が管理
しなければならないが、データの管理はプログラムの管
理より容易であると考えられる。汎用レジスタと拡張レ
ジスタを独立とすることで、２４ビットディスプレース
メントや２４ビット絶対的データの転送など比較的命令
長の長い命令を実行することはできないが、その反面、
制御部ＣＯＮＴの論理的並びに物理的規模を縮小でき
る。

【００５１】汎用レジスタＲ７と拡張レジスタＥ７をい
わゆるスタックポインタとして使用する場合には、この
間のキャリまたはボローの伝播を許可してもよい。すな
わち、サブルーチンコール命令や割込み処理時などに、
暗黙的にスタックポインタ（汎用レジスタＲ７と拡張レ
ジスタＥ７）を使用する場合には、汎用レジスタＲ７と
拡張レジスタＥ７の間のキャリまたはボローの伝播を許
可するものである。

【００５２】上記第１乃至第４実施例のレジスタ構成で
説明したように、汎用レジスタ・拡張レジスタを設け、
１６Ｍバイトのアドレス空間を使用可能とした場合、主
要な演算はレジスタ間で行い、メモリとレジスタとの間
の演算は直接行わない即ち１命令では行わない命令体系
とするのが得策である。１６Ｍバイトのアドレス空間を
有効に利用するには、前記のような複雑なアドレッシン
グモードが必要である。演算命令の多くにこのような複
雑なアドレッシングモードを実行可能とすると、制御部
ＣＯＮＴの構成が複雑になり、論理的・物理的規模を最
小限とする目的に反してしまうためである。メモリのア
クセスには、前記の通り、種々のアドレッシングモード
を有する転送命令でレジスタとのデータの転送を行い、
レジスタ上で演算などのデータ処理を行うものとすれば
よい。レジスタが８ビット長１６本分として使用でき、
ある処理に必要なデータはレジスタ上に置くことができ
る。少なくとも、使用頻度の高いデータの大部分はレジ
スタ上に置くことができる。したがって、処理プログラ
ムの増加や実行速度の低下といった不都合が発生する場
合は少ないと考えられる。

【００５３】メモリに対する演算を行う必要がある命令
としては、ビット操作命令がある。これらは、バイト単
位で割り当てられたアドレスの第ｎビットとして指定さ
れるものの、バイト単位で扱われるデータではなく、そ
れぞれのビットが独立した機能を有している。たとえ
ば、タイマの動作を制御するようなレジスタのような場
合、第０ビット・第１ビットでタイマのクロックを選択
し、第２ビットではタイマカウンタと比較レジスタの内
容が一致した時、タイマカウンタをクリアするかしない
かを指定し、第３ビットでは前記一致した時、割込みを
発生するかしないかを指定するものである。これらは１
ビット単位で１にセットしたり、０にクリアしたりする
必要がある。あるいは入力ポートの所定の１ビットが０
であるか１であるかによってＣＰＵ１の処理プログラム
が異なる場合、前記１ビットのデータを判定する必要が
ある。かかる１ビットデータは前記タイマ制御用レジス
タに対して直接演算しなければならない。バイト単位で
一旦レジスタに転送した後にビット操作を行うと、前記
転送とビット操作の間に割込みが入ってしまい、例えば
前記入力ポートの値が変化してしまうような不都合が発
生するためである。従って本実施例におけるＣＰＵ１
は、汎用レジスタのような内部のレジスタと周辺回路の
制御用レジスタのような外部レジスタとの間での直接的
な演算のためのビット操作命令はサポートしている。
尚、このようなビット操作命令の対象となるアドレスは
固定的で、複雑なアドレッシングモードは必要ではな
い。絶対アドレスと、最低限レジスタ間接を実行できれ
ばよい。しかも絶対アドレスの場合も全アドレス空間を
使用できる必要はなく、前記タイマ・入出力ポートなど
の存在するアドレス範囲にのみ使用できれば十分と考え
られる。このようなアドレス範囲の指定に使用できる絶
対アドレスは８ビットで十分である。１６ビットとすれ
ば使用可能なアドレス範囲が広がるが、命令長が長くな
り制御が複雑になってしまう。少なくとも２４ビットと
して１６Ｍバイトの全空間を使用可能としなければなら
ない場合は非常に稀であると考えられる。したがって、
１ビット又は数ビットのビット操作命令を直接外部周辺
回路との間で行っても、これによって制御部の規模や命
令の種類が極端に増大する虞はない。

【００５４】図１６には本実施例のマイクロコンピュー
タ１００におけるアドレスマップの一例が示される。

【００５５】内蔵ＲＯＭ２はアドレスＨ’０００００か
ら配置され、内蔵周辺機能（タイマ４，ＳＣＩ５など）
と内蔵ＲＡＭ３はＨ’ＦＦ８００以降に配置されてお
り、これらの間は外部空間とされる。内蔵周辺機能と内
蔵ＲＡＭ３をアドレス空間の中途、例えば、Ｈ’０Ｆ８
００からＨ’０ＦＦＦＦなどに配置することができる
が、この場合には外部空間が２ヵ所に分離される、ま
た、内蔵ＲＯＭ２に書き込んだプログラムと外部空間に
存在するプログラムを連続的に使用できず、本発明の目
的に反する。従って主としてプログラム領域とされるべ
き内蔵ＲＯＭ２と、主としてデータ領域とされるべき内
蔵周辺機能及び内蔵ＲＡＭ３は互いにアドレス空間の反
対に配置し、この間は連続した空間とすべきである。こ
のようにすることにより、マイクロコンピュータ１００
が適用されるシステムに応じてデータ領域やプログラム
領域が大きくなっても、夫々を容易に連続したアドレス
空間に確保する事ができるようになり、システム上、デ
ータやプログラムを管理したり、それらをアクセスする
ための手順が簡素化されたりする。尚、内蔵ＲＯＭ２は
リセット処理に際してのスタートアドレスまたはスター
トアドレスを格納したアドレス（スタートベクタ）を含
む。

【００５６】以上の実施例では、アドレス空間１６Ｍバ
イトであるとしたが、ＣＰＵ１の機能としては１６Ｍバ
イトのアドレス空間をもちながらも、シングルチップコ
ンピュータ１００全体としては各機能ブロックの組合せ
などにより、１６Ｍバイトのアドレス空間は必要とせ
ず、かつ入出力ポートの端子数を多く必要とする場合が
考えられる。このような場合、アドレス端子２４本を持
つことは得策ではなく、アドレス端子数を減らし、入出
力ポート端子数を増加させなければならない。例えばア
ドレス端子を２０本とすると、実際に利用できるアドレ
ス空間は１Ｍバイトとなる。

【００５７】図１７にはシングルチップマイクロコンピ
ュータ１００に含まれる機能ブロック選択回路の一例が
示される。

【００５８】同図に示される機能ブロック選択回路は、
特に制限はされないものの、ＣＰＵ１が出力する２４ビ
ットのアドレス信号Ａ０〜Ａ２３をデコードして各機能
ブロックの選択信号を生成し、ゲートＧ１，Ｇ２，Ｇ
３，Ｇ４，Ｇ６，Ｇ９，及びデコーダＤＥＣ１によって
構成される。シングルチップマイクロコンピュータ１０
０に含まれる各機能ブロックにはアドレス信号Ａ０〜Ａ
２３の全ビットは入力されず、当該機能ブロックが選択
されたことを示す機能ブロック選択信号と、当該機能ブ
ロックの中のいずれのアドレスが選択されたかを示す下
位アドレスビットが入力されるものである。本例によれ
ば、ＲＯＭ２の容量が３２ｋバイトであるとすると、Ｒ
ＯＭ２には１本の機能ブロック選択信号とアドレス信号
Ａ０〜Ａ１４の下位１５ビットが入力される。

【００５９】上記機能ブロック選択回路により図１６の
アドレスマップを実現する場合、アドレスの下位１６ビ
ットを入力したデコーダＤＥＣ１において、Ｈ’０００
０〜７ＦＦＦを検出するとＢＳＥＬ１信号が１レベルと
される。さらにゲートＧ６において上位アドレスがＨ’
００を検出すると、ゲートＧ６、Ｇ１の出力、すなわ
ち、内蔵ＲＯＭ２の選択信号が１レベルとなってがＲＯ
Ｍ２にが選択される。ＲＡＭ３および内蔵周辺機能につ
いても同様である。とくに制限はされないものの、これ
らのいずれもが選択されないと外部空間が選択される。

【００６０】図１８には外部アドレス端子を２０本と
し、実際に利用できるアドレス空間を１Ｍバイトとする
ようなマイクロコンピュータのアドレスマップが示され
る。

【００６１】斯るシングルチップマイクロコンピュータ
のアドレスマップは、前記の通り、主としてプログラム
領域とされるべき内蔵ＲＯＭ２と、主としてデータ領域
とされるべき内蔵周辺機能及び内蔵ＲＡＭ３とを互いに
アドレス空間の反対に配置し、この間を連続した空間と
するには、図１８の（ａ），（ｂ）の２通りのマッピン
グが考えられる。（ａ）の場合には内蔵周辺機能及び内
蔵ＲＡＭを１６Ｍバイトの空間のＨ’ＦＦＦＦＦＦ側に
配置している。（ｂ）の場合には内蔵周辺機能及び内蔵
ＲＡＭ３を１Ｍバイトの空間のＨ’ＦＦＦＦＦ側に配置
している。図１８からも明らかなように、（ａ）の方が
利用可能な外部アドレス空間は大きくなるが、その反
面、データ領域は外部アドレス空間と内部アドレス空間
とで分離される。

【００６２】図１９には図１８のアドレスマップを実現
する機能ブロック選択回路が示される。

【００６３】同図に示される機能ブロック選択回路は、
ゲートき１〜Ｇ１０、デコーダＤＥＣ１、及びレジスタ
ＲＥＧによって構成され、特に制限はされないものの、
レジスタＲＥＧの内容によって、図１８の（ａ），
（ｂ）の２種類のアドレスマップを選択する。レジスタ
ＲＥＧの内容を１とするとゲートＧ７、Ｇ１０の出力が
アドレスの上位４ビットに依存せず常に１となり、図１
８の（ｂ）に示されるアドレスマップとなる。レジスタ
ＲＥＧの内容を０とすると図１８の（ａ）に示されるア
ドレスマップとなる。特に制限はされないものの、アド
レスマップの予約済みの空間は使用禁止とされる。レジ
スタＲＥＧはＣＰＵ１がリード／ライト可能なもののほ
か、外部端子によって設定可能としてもよいし、内部で
電源に接続して固定的に設定するものとしてもよい。

【００６４】図２０には図１８の（ｂ）に示されるアド
レスマップを実現する機能ブロック選択回路が示され
る。この機能ブロック選択回路は、図１９においてレジ
スタＲＥＧを１レベルにし、ゲートＧ７，Ｇ１０を削除
して成る構成と等価である。内蔵ＲＡＭ３と連続した外
部空間を使用可能になる。アドレスバス４本及び上記ゲ
ートＧ５，Ｇ７〜Ｇ８，Ｇ１０などを削除でき、論理規
模・物理的規模を縮小できる。

【００６５】図２１には前記各種汎用レジスタ・拡張レ
ジスタ・プログラムカウンタ・テンポラリレジスタの具
体的な論理回路例が示される。

【００６６】図２１には代表的に３ビットの構成が示さ
れている。レジスタはフリップフロップ回路ＦＦで構成
され、バスＣからデータの入力が可能とされ、バスＡ・
Ｂに出力が可能とされている。データの入出力は制御部
からの信号に基づいて、システムクロックφ（図におけ
る記号＊はローイネーブルであることを意味する）がロ
ウレベルの期間に行なわれる。汎用レジスタＲｉＨ、Ｒ
ｉＬ、及び拡張レジスタＥｉには夫々独立した制御信号
ＡＨ，ＢＨ，ＣＨ、ＡＬ，ＢＬ，ＣＬ、ＡＥ，ＢＥ，Ｃ
Ｅが与えられ、それぞれ独立した入出力が可能とされて
いる。プログラムカウンタＰＣは２４ビット長固定のた
め、ＡＥとＡＨとＡＬ、ＢＥとＢＨとＢＬ、ＣＥとＣＨ
とＣＬはそれぞれ共通の信号ＡＰＣ、ＢＰＣ、ＣＰＣと
して与えられ、一括した入出力を行う。テンポラリレジ
スタＴＲについては、その使用方法に依存するが、汎用
レジスタ及び拡張レジスタと同様とする。

【００６７】特に制限はされないものの、それぞれのバ
スＡ，Ｂ，Ｃは負論理とされている。また、バスＡ及び
Ｂはシステムクロックφがハイレベルの期間にＰチャネ
ル型ＭＯＳトランジスタＱｐによりハイレベル（０レベ
ル）に固定される。システムクロックφがロウレベルの
期間に、いずれのブロックもデータを出力しなければハ
イレベルが保持される。

【００６８】図２２には図１０で説明した前記｛ＭＯ
Ｖ．Ｂ＠（１２３４，Ｒ０），Ｒ１Ｈ命令｝実行時の
汎用レジスタ及び拡張レジスタの一例動作タイミングチ
ャートが示される。

【００６９】システムクロックφに同期した第１サイク
ル即ち前記第１ステップＳｃ１と第５サイクルとしての
第５ステップＳｃ５で制御信号ＡＰＣが１レベルとな
り、プログラムカウンタＰＣの内容がＡバスに出力され
る。同時に制御信号ＣＰＣが１レベルとなり、Ｃバスの
内容がプログラムカウンタＰＣに入力される。特に制限
はされないもののプログラムカウンタＰＣの出力はいわ
ゆるマスタ・スレーブとなっているためＡバスにはＣバ
スの内容ではなく、直前のプログラムカウンタＰＣの内
容が出力される。第２ステップＳｃ２で拡張レジスタＥ
０と汎用レジスタＲ０との制御信号ＡＥ０、ＡＨ０、Ａ
Ｌ０が１レベルとなり、拡張レジスタＥ０と汎用レジス
タＲ０の内容がＡバスに出力される。第６ステップＳｃ
６で汎用レジスタＲ１の制御信号ＡＨ１が１レベルとな
り、Ｃバスの内容が汎用レジスタＲ１Ｈに出力される。
制御信号ＡＥ１、ＡＬ１は０レベルであり、拡張レジス
タＥ１と汎用レジスタＲ１Ｌとの内容は保持される。

【００７０】図２３には図１１に示される前記｛ＭＯ
Ｖ．Ｌ＠Ｒ７＋，Ｒ２｝命令実行時の汎用レジスタの
一例動作タイミングチャートが示される。

【００７１】システムクロックφに同期した第２サイク
ルとしての第２ステップＳｄ２で拡張レジスタＥ７と汎
用レジスタＲ７の制御信号ＡＥ７、ＡＨ７、ＡＬ７が１
レベルとなり、拡張レジスタＥ７と汎用レジスタＲ７と
の内容がＡバスに出力される。同時に制御信号ＣＥ７、
ＣＨ７、ＣＬ７が１レベルとなり、Ｃバスの内容が拡張
レジスタＥ７と汎用レジスタＲ７とに入力される。前記
同様に汎用レジスタの出力はいわゆるマスタ・スレーブ
となっているためＡバスにはＣバスの内容ではなく、直
前のプログラムカウンタＰＣの内容が出力される。第６
ステップＳｄ６で制御信号ＡＰＣが１レベルとなり、プ
ログラムカウンタＰＣの内容がＡバスに出力される。同
時に制御信号ＣＰＣが１レベルとなり、Ｃバスの内容が
プログラムカウンタＰＣに入力される。第７ステップＳ
ｄ７で拡張レジスタＥ２と汎用レジスタＲ２との制御信
号ＣＥ２、ＣＨ２、ＣＬ２が１レベルとなり、Ｃバスの
内容が拡張レジスタＥ２と汎用レジスタＲ２に入力され
る。

【００７２】図２４には図７に示されるリードデータバ
ッファＲＤＢ（ＲＤＢＬ，ＲＤＢＨ，ＲＤＢＥ）の具体
的な一例論理回路図画示される。

【００７３】リードデータバッファはバスＡ及びＢとシ
ングルチップマイクロコンピュータ１００の含まれる内
部データバスＬ（Ｄ０〜Ｄ７），Ｈ（Ｄ８〜Ｄ１５）に
結合されてなる第１のリードバッファ部分ＲＤＢ１（Ｒ
ＤＢ１Ｌ，ＲＤＢ１Ｈ）、バスＡ及びＢと第１のリード
バッファ部分ＲＤＢ１とに結合されてなる第２のリード
バッファ部分ＲＤＢ２（ＲＤＢ２Ｌ，ＲＤＢ２Ｈ）、バ
スＡ及びＢと第２のリードバッファ部分ＲＤＢ２とに結
合されてなる拡張リードバッファ部分ＲＤＢＥ、ＣＰＵ
１の制御部ＣＯＮＴと第２のリードバッファ部分ＲＤＢ
２とに結合されてなる命令リードバッファ部分ＲＤＢＩ
（ＲＤＢＩＬ，ＲＤＢＩＨ）から構成される。第１のリ
ードバッファ部分ＲＤＢ１と第２のリードバッファ部分
ＲＤＢ２と命令リードバッファ部分ＲＤＢＩはいずれも
１６ビットである。拡張リードバッファ部分ＲＤＢＥは
８ビットである。第１のリードバッファ部分ＲＤＢ１と
第２のリードバッファ部分ＲＤＢ２は、バスＡ及びＢの
ビット１５〜０に接続されている。特に制限はされない
ものの、拡張リードバッファ部分ＲＤＢＥは、バスＡ及
びＢのビット２３〜１６，及びビット７〜０に接続され
ている。リードされたデータはまずシステムクロックφ
がロウレベルの期間に第１のリードバッファ部分ＲＤＢ
１に格納され、システムクロックφがハイレベルの期間
に第２のリードバッファ部分ＲＤＢ２に転送される。リ
ードしたデータが後で必要になる場合には、次のデータ
をリードする前に、前記第２のリードバッファ部分ＲＤ
Ｂ２から拡張リードバッファ部分ＲＤＢＥまたは命令リ
ードバッファ部分ＲＤＢＩに転送され、保持される。

【００７４】図２５には図１０で説明した前記｛ＭＯ
Ｖ．Ｂ＠（１２３４，Ｒ０），Ｒ１Ｈ｝命令実行時の
リードデータバッファの一例動作タイミングチャートが
示される。

【００７５】第１ステップと第３ステップと第５ステッ
プで制御信号１が１レベルとなり、データバスＤ０〜Ｄ
１５の内容が第１のリードバッファ部分ＲＤＢ１に格納
される。これらの内容は次のステップで第２のリードバ
ッファ部分ＲＤＢ２に転送される。第２ステップで制御
信号２が１レベルとなり、第２のリードバッファ部分Ｒ
ＤＢ２に保持されているディスプレースメントがＢバス
に出力される。第３ステップで制御信号４が１レベルと
なり、第２のリードバッファ部分ＲＤＢ２に保持されて
いる次の命令の下位８ビットの内容が拡張リードバッフ
ァ部分ＲＤＢＥに転送される。第５ステップで制御信号
７が１レベルとなり、第２のリードバッファ部分ＲＤＢ
２に保持されている次の命令のの内容が命令リードバッ
ファ部分ＲＤＢＩに転送される。制御部ＣＯＮＴでは第
６ステップからこの内容を使用し、次の命令の解読を開
始する。第６ステップで制御信号３が１レベルとなり、
第２のリードバッファ部分ＲＤＢ２に保持されているリ
ードデータがＡバスに出力される。

【００７６】図２６には図１１で説明した前記｛ＭＯ
Ｖ．Ｌ＠Ｒ７＋，Ｒ２｝命令実行時における図２４の
リードデータバッファの一例動作タイミングチャートが
示される。

【００７７】第１ステップと第４ステップと第６ステッ
プで制御信号１が１レベルとなり、データバスＤ０〜Ｄ
１５の内容が第１のリードバッファ部分ＲＤＢ１に格納
される。これらの内容は次のステップで第２のリードバ
ッファ部分ＲＤＢ２に転送される。第２ステップで制御
信号７が１レベルとなり、第２のリードバッファ部分Ｒ
ＤＢ２に保持されている次の命令の内容が命令リードバ
ッファ部分ＲＤＢＩに転送される。制御部ＣＯＮＴでは
第７ステップからこの内容を使用し、次の命令の解読を
開始する。第６ステップで制御信号４が１レベルとな
り、第２のリードバッファ部分ＲＤＢ２に保持されてい
るリードデータが拡張リードバッファ部分ＲＤＢＥに転
送される。第７ステップで制御信号３、５が１レベルと
なり、第２のリードバッファ部分ＲＤＢ２と拡張リード
バッファ部分ＲＤＢＥに保持されている２４ビットのリ
ードデータがＡバスに出力される。

【００７８】図２７にはアドレスバッファＡＢ（ＡＢ
Ｌ，ＡＢＨ，ＡＢＥ）の具体的な一例論理回路が示され
る。同図において、アドレスバッファＡＢの各ビットは
フリップフロップ回路ＭＡＢ１、ＭＡＢ２で構成され、
フリップフロップ回路ＭＡＢ１はバスＡとフリップフロ
ップ回路ＭＡＢ２に接続され、フリップフロップ回路Ｍ
ＡＢ２はフリップフロップ回路ＭＡＢ１とアドレスバス
に接続されている。フリップフロップ回路ＭＡＢ１のＡ
バスからのデータの入力は制御信号が１レベルのとき、
システムクロックφがロウレベルの期間に行なわれる。
フリップフロップ回路ＭＡＢ１の内容はフリップフロッ
プ回路ＭＡＢ２にシステムクロックφがハイレベルの期
間に転送されアドレスバスに出力される。

【００７９】図２８には図１０で説明した前記｛ＭＯ
Ｖ．Ｂ＠（１２３４，Ｒ０），Ｒ１Ｈ｝命令実行時に
おける図２７のアドレスバッファの一例動作タイミング
チャートが示される。第１ステップと第３ステップと第
５ステップで制御信号が１レベルとなり、Ａバスの内容
がフリップフロップ回路ＭＡＢ１に格納される。これら
の内容は次のステップでフリップフロップ回路ＭＡＢ２
に転送され、アドレスバスに出力される。

【００８０】図２９にはアドレスバッファＡＢの変形例
が示される。図２７のアドレスバッファに対し、フリッ
プフロップ回路ＭＡＢ１とＭＡＢ２の間に、加算器例え
ばインクリメンタＩＮＣが付加されており、定数値２を
加算できる。２４ビットのデータをアクセスするために
は１６ビット単位のアクセスを２回に分けて行うため、
１回目のアクセスの後、アドレスに２を加算しなければ
ならないが、この加算に前記インクリメンタＩＮＣを使
用する。汎用のＡＬＵを使用する場合に比べてハードウ
ェア規模が増大するが、汎用の演算器を使用したときに
一旦計算したアドレスを例えばテンポラリレジスタなど
に一時的に確保した後で前記テンポラリレジスタの内容
を読み出してＡＬＵで２を加算し当該加算結果をアドレ
スバッファに転送するような手間を省くことができ、制
御部ＣＯＮＴの規模を縮小できる。これらアドレスバッ
ファの形式はＣＰＵの全体的な構成に基づいて選択すれ
ばよく、例えば、実行部ＥＸＥの規模に比べて制御部Ｃ
ＯＮＴの規模が大きくなり過ぎてチップレイアウト上な
どで好ましくないと考えられる場合には図２９のアドレ
スバッファを採用すればよい。

【００８１】図３０には図１０で説明した前記｛ＭＯ
Ｖ．Ｂ＠（１２３４，Ｒ０），Ｒ１Ｈ｝命令実行時に
おける図２９のアドレスバッファの一例動作タイミング
チャートが示される。第１ステップと第５ステップで制
御信号Ａ１が１レベルとなり、Ａバスの内容がフリップ
フロップ回路ＭＡＢ１に格納される。これらの内容は次
のステップでフリップフロップ回路ＭＡＢ２に転送さ
れ、アドレスバスに出力される。第３ステップの後半か
ら制御信号Ａ２が１レベルとなり、フリップフロップ回
路ＭＡＢ１に２を加えた内容が第４ステップでフリップ
フロップ回路ＭＡＢ２に転送され、アドレスバスに出力
される。

【００８２】上記実施例によれば以下の効果を得るもの
である。

【００８３】（１）８ビットＣＰＵ１に内蔵の既存の１
６ビットの汎用レジスタにアドレス専用の拡張レジスタ
を追加し、追加された拡張レジスタを含めた全体をアド
レスデータとして一括把握して、メモリなどをアクセス
可能にし、このとき、アドレス演算は拡張レジスタ及び
これに対応する汎用レジスタの双方を一単位として行
い、アドレスデータを保持する汎用レジスタの更新は対
応する拡張レジスタと共に行い、また、拡張レジスタも
含めた全体で一単位のデータとして把握して、アドレス
演算で発生するキャリーやボローを処理するから、１６
ビットのアドレスレジスタを用いる場合に比べてリニア
に利用可能なアドレス空間を６４ｋバイトから最大限１
６Ｍバイトまで拡張することができる。更に、ページレ
ジスタによる従来のアドレス空間拡張技術に比べて、プ
ログラムやコンパイラの作成が容易になり、しかも種々
のアドレス修飾も可能になって、アドレス空間の広さに
見合うように相対的に豊富なアドレシングモードをサポ
ートすることができるようになる。

【００８４】（２）更に、前記拡張レジスタはアドレス
生成に用途を限定してあるから、実行可能な命令の種別
若しくは組み合わせ数を、データ処理能力の極端な低下
を招くことなく減らすことができ、ＣＰＵの論理的並び
に物理的な規模の増大を抑制することができる。

【００８５】（３）リニアなアドレス空間の拡張と共に
アドレシングモードを多様化するとき、その多様化に応
じてアドレシングモードと命令との組み合わせも必然的
に増大するが、このとき、アドレスデータ以外のデータ
を保持する汎用レジスタとＣＰＵの外部との間では、ビ
ット操作処理などを除いて、１つの命令で直接的な演算
を不可能にすることにより、ＣＰＵの処理能力の極端な
低下を抑制しつつ、前記組み合わせの増大によってＣＰ
Ｕの論理的並びに物理的な規模が増大することを極力抑
えることができる。

【００８６】（４）上記により、１６ビットＣＰＵと同
等にアドレス空間を拡張しつつ、機器制御応用でシステ
ム構成に必要なタイマやメモリなどの周辺機能を１チッ
プに内蔵でき、機器制御応用のための所要のシステムを
オンチップ化して所謂シングルチップマイクロコンピュ
ータを実現することが容易になる。

【００８７】（５）前記拡張レジスタと汎用レジスタの
全体をアドレスデータのために利用したときと前記汎用
レジスタをその他のデータのために利用したときの機能
の相違に鑑みて、ＣＰＵの内外において、拡張レジスタ
と汎用レジスタの全体を一括する全２４ビットのデータ
転送制御と、前記汎用レジスタを一括する全１６ビット
のデータ転送制御との双方が可能にされており、このと
き、一組の前記拡張レジスタ及び汎用レジスタが保持す
るアドレスデータに基づいてＣＰＵ外部のアドレスを指
定し、別の汎用レジスタとＣＰＵ外部との間でデータ転
送制御することができる。

【００８８】（６）算術論理演算器は拡張レジスタ及び
汎用レジスタの内容に対して、算術演算（本実施例にお
いてはシフト演算も含む）、論理演算、比較等を行う
が、当該算術論理演算器は、前記拡張レジスタ及び汎用
レジスタの全体に対する２４ビットのアドレスデータに
対する算術的な演算を、１マシンサイクルで実行可能な
２４ビットの演算ビット数を有するから、一括把握され
るアドレスデータの演算で生ずるキャリーやボローの処
理を別のマシンサイクルを使って行う必要はなく、アド
レス演算を効率的に行うことができる。

【００８９】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００９０】例えば、ＣＰＵ１のブロック構成・レジス
タ構成・具体的な論理回路例などについては何ら限定さ
れない。レジスタのビット数あるいはレジスタの本数な
どは任意に選択することもできる。アドレッシングモー
ドと実効アドレスの計算方法についても種々の変形例を
使用することができる。ＡＬＵは２４ビット構成とした
が、１６ビット構成とし、２４ビットデータは下位１６
ビットと上位８ビットの２回に分けて演算する構成とす
れば、物理的規模を縮小できる。拡張レジスタは１６ビ
ット長としてもよい。また、上記実施例において拡張レ
ジスタと汎用レジスタとの間で相互にデータ転送可能に
することができる。

【００９１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータに適用した場合について
説明したが、本発明はそれに限定されるものではなく、
その他のデータ処理装置に適用可能であり、データの処
理能力に比べて処理可能なデータやプログラムの規模を
相対的に優先させる条件のもの、また、ＣＰＵの論理的
並びに物理的な規模の増大を抑えつつアドレス空間を拡
張して有効な条件のものに広く適用することができる。

【００９２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９３】すなわち、アドレスデータの保持には全
体が使用され、データの保持にはその一部が使用される
レジスタを採用したから、ＣＰＵの論理的及び物理的な
規模の増大を招かずに、リニアに利用可能なアドレス空
間を拡張できる。さらに、アドレスデータの演算は前記
レジスタのビット数を単位として行なうから、豊富なア
ドレシングモードのサポートも可能である。

【００９４】

【００９５】

【図面の簡単な説明】

【図１】図１は本発明に係るデータ処理装置の一実施例
であるシングルチップマイクロコンピュータのブロック
図である。

【図２】図２はＣＰＵ１の内蔵レジスタの第１構成例を
示す説明図である。

【図３】図３は汎用レジスタＲ０Ｌ，Ｒ０Ｈ〜Ｒ７Ｌ，
Ｒ７Ｈと拡張レジスタＥ０〜Ｅ７のデータ構成例を示す
説明図である。

【図４】図４はメモリのデータ構成例を示す説明図であ
る。

【図５】図５はＣＰＵ１のアドレッシングモードと実効
アドレスの計算手法の一例を示す説明図である。

【図６】図６はＣＰＵ１のアドレッシングモードと実効
アドレスの計算手法の更に別の例を示す説明図である。

【図７】図７はＣＰＵ１内部の一例ブロック図である。

【図８】図８はＣＰＵ１によるリセット例外処理の一例
フローチャートである。

【図９】図９はイミディエイトデータをレジスタに転送
する命令の一例フローチャートである。

【図１０】図１０はディスプレースメント付レジスタ間
接アドレッシングモードでメモリの内容をレジスタ転送
する命令の一例フローチャートである。

【図１１】図１１はポストインクリメントレジスタ間接
アドレッシングモードでメモリの内容をレジスタ転送す
る命令の一例フローチャートである。

【図１２】図１２はＣＰＵ１のレジスタ構成の第２例を
示す説明図である。

【図１３】図１３はＣＰＵ１のレジスタ構成の第３例を
示す説明図である。

【図１４】図１４は図１３の例における汎用レジスタを
アドレスレジスタとして指定する場合におけるアドレス
の拡張可能な範囲を示す説明図である。

【図１５】図１５はＣＰＵ１のレジスタ構成の第４例を
示す説明図である。

【図１６】図１６は本実施例のマイクロコンピュータ１
００における一例アドレスマップである。

【図１７】図１７はシングルチップマイクロコンピュー
タ１００に含まれる機能ブロック選択回路の一例論理図
である。

【図１８】図１８は外部アドレス端子を２０本とし、実
際に利用できるアドレス空間を１Ｍバイトとするような
マイクロコンピュータの一例アドレスマップである。

【図１９】図１９は図１８のアドレスマップを実現する
機能ブロック選択回路の論理図である。

【図２０】図２０は図１８の（ｂ）に示されるアドレス
マップを実現する機能ブロック選択回路の論理図であ
る。

【図２１】図２１は前記各種汎用レジスタ・拡張レジス
タ・プログラムカウンタ・テンポラリレジスタの具体的
な論理回路図である。

【図２２】図２２は図１０に示される｛ＭＯＶ．Ｂ＠
（１２３４，Ｒ０），Ｒ１Ｈ｝命令実行時の汎用レジス
タ及び拡張レジスタの一例動作タイミングチャートであ
る。

【図２３】図２３は図１１に示される｛ＭＯＶ．Ｌ＠
Ｒ７＋，Ｒ２｝命令実行時の汎用レジスタの一例動作タ
イミングチャートである。

【図２４】図２４は図７に示されるリードデータバッフ
ァＲＤＢの具体的な一例論理回路図である。

【図２５】図２５は図１０に示される｛ＭＯＶ．Ｂ＠
（１２３４，Ｒ０），Ｒ１Ｈ｝命令実行時のリードデー
タバッファの一例動作タイミングチャートである。

【図２６】図２６は図１１に示される｛ＭＯＶ．Ｌ＠
Ｒ７＋，Ｒ２｝命令実行時における図２４のリードデー
タバッファの一例動作タイミングチャートである。

【図２７】図２７はアドレスバッファＡＢの具体的な一
例論理回路である。

【図２８】図２８は図１０に示される｛ＭＯＶ．Ｂ＠
（１２３４，Ｒ０），Ｒ１Ｈ｝命令実行時における図２
７のアドレスバッファの一例動作タイミングチャートで
ある。

【図２９】図２９はアドレスバッファＡＢの変形例を示
す論理図である。

【図３０】図３０は図１０に示される｛ＭＯＶ．Ｂ＠
（１２３４，Ｒ０），Ｒ１Ｈ｝命令実行時における図２
９のアドレスバッファの一例動作タイミングチャートで
ある。

【図３１】図３１は前記ＣＰＵ１が実行可能な算術演算
命令の説明図である。

【符号の説明】

１ＣＰＵ２ＲＯＭ３ＲＡＭ４タイマ５ＳＣＩ１００シングルチップマイクロコンピュータＲ０Ｌ，Ｒ０Ｈ〜Ｒ７Ｌ，Ｒ７Ｈ汎用レジスタＥ０〜Ｅ７拡張レジスタＰＣプログラムカウンタＥＸＥ実行部ＣＯＮＴ制御部ＡＢＬ，ＡＢＨ，ＡＢＥアドレスバッファＡＬＵＬ，ＡＬＵＨ，ＡＬＵＥ算術論理演算器ＲＤＢＬ，ＲＤＢＨ，ＲＤＢＥリードデータバッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者永山ひろみ東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内 (72)発明者林努東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内 (72)発明者早川幸秀東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内 (56)参考文献特開昭61−84735（ＪＰ，Ａ) 特開平２−33638（ＪＰ，Ａ) 特開昭60−134937（ＪＰ，Ａ) 特開平１−177636（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/02 G06F 9/36

Claims

(57)【特許請求の範囲】

【請求項１】第１ビット長を持つ第１レジスタ部と第
２ビット長を持つ第２レジスタ部とを含む複数のレジス
タと、前記第１レジスタ部に連結され算術論理演算を実行する
第１算術論理ユニットと、前記第２レジスタ部に連結さ
れ算術論理演算を実行する第２算術論理ユニットとを含
む算術論理演算部とを有し、前記第１及び第２算術論理ユニットにより、前記複数の
レジスタの一つにおける第１及び第２レジスタ部内に格
納された第１アドレスデータと前記複数のレジスタの他
の一つにおける前記第１及び第２レジスタ部内に格納さ
れた第２アドレスデータとの間のアドレス演算を前記第
１ビット長と第２ビット長の和のビット長単位で実行
し、前記第１算術論理ユニットにより、前記第１レジスタ部
内に格納されたデータを用いたデータ演算を前記第１ビ
ット長の単位で実行するものであることを特徴とするデ
ータ処理装置。
【請求項２】前記データ処理装置は、一つの半導体基
板に形成され、前記第１及び第２算術論理ユニットにより実行された前
記第１アドレスデータと前記第２アドレスデータとの間
のアドレス演算の結果は、アドレスバスに接続されたア
ドレスバッファに出力されることを特徴とする請求項１
記載のデータ処理装置。
【請求項３】複数のビット構成のコンディションコー
ドレジスタを更に有し、前記算術論理演算部は、第１の命令に応答して前記アド
レス演算を行い、第２の命令に応答して前記データ演算
を行い、前記アドレス演算では前記コンディションコードレジス
タの内容の変更が禁止され、前記データ演算では演算結
果に応答して前記コンディションコードレジスタの内容
が変更されることを特徴とする請求項２記載のデータ処
理装置。
【請求項４】前記第１レジスタ部と第２レジスタ部と
を一単位として前記アドレス演算で発生するキャリー又
はボローの処理を行うものであることを特徴とする請求
項２記載のデータ処理装置。
【請求項５】複数のレジスタと、算術論理演算部とを
含んで成るデータ処理装置であって、前記複数のレジスタの夫々は、第１ビット長のアドレス
又はデータを格納する第１レジスタ部と、第２ビット長
のアドレスを格納する第２レジスタ部とを有し、前記第
１ビット長と前記第２ビット長との合計に等しい第３ビ
ット長のアドレスを格納可能にされて成り、前記算術論理演算部は、前記第１レジスタ部に接続され
た第１算術論理ユニットと、前記第２レジスタ部に接続
された第２算術論理ユニットを含み、前記複数のレジスタの一つにおける前記第１及び第２レ
ジスタ部から読み出された第１アドレスと前記複数のレ
ジスタのうちの他の一つにおける前記第１及び第２レジ
スタ部から読み出された第２アドレスは、前記第１及び
第２算術論理ユニットに供給されて前記第１ビット長と
第２ビット長の和のビット長単位のアドレスを生成する
ためのアドレス演算に用いられ、前記第１レジスタ部から読み出された前記第１ビット長
のデータは、前記第１算術論理ユニットに供給されて前
記第１ビット長の単位でのデータ演算に用いられことを
特徴とするデータ処理装置。
【請求項６】命令を解読して前記複数のレジスタ及び
算術論理演算部を用いた動作を制御する制御手段を有
し、この制御手段は、前記第１レジスタ部に対する情報
転送と、前記第１及び第２レジスタ部に対する情報転送
とを制御可能であることを特徴とする請求項５記載のデ
ータ処理装置。
【請求項７】前記制御手段は、前記複数のレジスタの
一つにおける第１及び第２レジスタ部の記憶情報に基づ
いてデータ処理装置外部のアドレスを指定して、前記複
数のレジスタの他の一つにおける第１レジスタ部とデー
タ処理装置外部との間で情報転送制御可能であることを
特徴とする請求項６記載のデータ処理装置。
【請求項８】前記データ処理装置外部のアドレスの指
定は、前記複数のレジスタの一つにおける第１及び第２
レジスタ部の記憶情報を算術論理演算部を用いて修飾す
ることによって行なわれるものである請求項７記載のデ
ータ処理装置。
【請求項９】前記データ処理装置は、一つの半導体基
板に形成されることを特徴とする請求項１記載のデータ
処理装置。
【請求項１０】命令を解読して前記複数のレジスタ及
び算術論理演算部を用いた動作を制御する制御手段を有
し、この制御手段は、前記第１レジスタ部に対する情報
転送と、前記第１及び第２レジスタ部に対する情報転送
とを制御可能であることを特徴とする請求項９記載のデ
ータ処理装置。
【請求項１１】前記制御手段は、前記複数のレジスタ
の一つにおける第１及び第２レジスタ部の記憶情報に基
づいてデータ処理装置外部のアドレスを指定して、前記
複数のレジスタの他の一つにおける第１レジスタ部とデ
ータ処理装置外部との間で情報転送制御可能であること
を特徴とする請求項１０記載のデータ処理装置。
【請求項１２】前記データ処理装置外部のアドレスの
指定は、前記複数のレジスタにおける第１及び第２レジ
スタ部の記憶情報を算術論理演算部を用いて修飾するこ
とによって行なわれるものである請求項１１記載のデー
タ処理装置。