JP3369204B2 - プログラマブルコントローラ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計装制御システムその
他の各種のシーケンス制御システムなどに利用されるプ
ログラマブルコントローラに係わり、特に構成の簡易化
および各種演算処理の高速化を図った高機能型プログラ
マブルコントローラに関する。

【０００２】

【従来の技術】従来のこの種の高機能型プログラマブル
コントローラには、ビット演算の他、ワード単位の論理
演算，算術演算，さらには浮動小数点による四則演算や
三角関数演算，平方根演算，指数演算，対数（ＬＯＧ）
演算など，各種の演算が要求されており、その結果、設
計者はかかる要求を満足しつつ経済性や大きさの制約を
受けながらいかに実現するかが大きな問題となっおり、
その観点からも種々の工夫がなされてきた。

【０００３】以下、従来の代表的なプログラマブルコン
トローラについて図１５を参照して説明する。このコン
トローラは、バスライン１に、処理数の多い例えばラダ
ー図の処理のようなビット演算を高速で実行するゲート
アレイなどを用いたビット演算専用のビットプロセッサ
２、このビットプロセッサ２で演算処理が不可能なワー
ド単位の演算を実行するマイクロプロセッサ３および浮
動小数点処理を実行するコプロセッサ４などが接続さ
れ、さらに各命令コードデータが格納されているコード
メモリ５、各命令毎の処理ルーチンが格納されている命
令処理プログラム用メモリ６、演算処理のためのデータ
および演算処理後のデータを格納するデータメモリ７，
ロセス入出力回路８が接続されている。９は信号線であ
る。

【０００４】従って、以上のような構成のコントローラ
によれば、ビットプロセッサ２がコードメモリ５から順
次命令を読み出した後、この命令毎の処理ルーチンを命
令処理プログラム用メモリ６から読み出し、ビット演算
を実行する。なお、このビット演算にあたっては、デー
タメモリ７およびプロセス入出力回路８からビットデー
タを読み出してビット演算を実行し、かつ、その演算結
果のデータをデータメモリ７およびプロセス入出力回路
８に書き込んでいる。

【０００５】ところで、ビットプロセッサ２は、コード
メモリ５から処理不能なワード単位の演算処理命令を読
み出したとき、信号線９を介して割込み信号を発生し、
マイクロプロセッサ３に処理が不能である旨を知らせ
る。ここで、マイクロプロセッサ３は、割込み信号を受
けるといかなる割込みかについてインテル系のマイクロ
プロセッサの標準手法であるＩＮＴＡ信号を２回発行し
て認識する。しかる後、マイクロプロセッサ３は、その
割込み内容の認識に基づいてビットプロセッサ２から命
令を読み出して解釈し、命令処理プログラム用メモリ６
からその命令の処理ルーチンを読み出し、データメモリ
７およびプロセス入出力回路８からデータを取り込んで
ワード単位の演算処理を実行する。そして、マイクロプ
ロセッサ３においてワード単位の演算処理が終了する
と、ビットプロセッサ２に処理終了を知らせる。ビット
プロセッサ２はここで改めて次のビット演算処理を実行
する。

【０００６】一方、マイクロプロセッサ３では、自身に
とって非能率的な処理である浮動小数点処理であると判
断した場合、浮動小数点演算用のコプロセッサ４に通知
し、かかる浮動小数点の処理機能を移す。このとき、マ
イクロプロセッサ３は、コプロセッサ４によって処理す
べきデータを用意した上でコプロセッサ４に書き込む
が、このとき同時にいままでに処理した内容も渡す。

【０００７】コプロセッサ４は、同様に命令処理プログ
ラム用メモリ６の処理ルーチンを読み出して浮動小数点
処理を実行し、かかる処理終了後にマイクロプロセッサ
３に知らせる。ここで、マイクロプロセッサ３は、コプ
ロセッサ４からデータを読み出した後、この処理データ
をデータメモリ７およびプロセス入出力回路８に書き込
み、ビットプロセッサ２に当該命令の処理を終了した旨
を知らせる。従って、この場合にはビットプロセッサ２
は再び次の命令を読み出して同様な手順で演算処理を実
行する。

【０００８】

【発明が解決しようとする課題】従って、以上のような
プログラマブルコントローラは、比較的安価に実現でき
る反面、次のような問題点が指摘されている。

【０００９】イ．ビットプロセッサ２によるビット演算
の場合には高速処理が可能であるが、ワード単位のワー
ド演算処理の場合にはマイクロプロセッサ３に処理機能
を移す必要があり、その結果、データの交信や所要の制
御処理のために時間がかかる。従って、マイクロプロセ
ッサ３を用いても結果的に高速処理を実現できない。

【００１０】ロ．特に、浮動小数点演算の場合には、そ
の処理経路がビットプロセッサ２、マイクロプロセッサ
３およびコプロセッサ４へと移す必要があることから、
コプロセッサ４が高速性をもっていながら、その性能を
十分に生かせない問題がある。

【００１１】ハ．このコントローラは、３つのプロセッ
サ２，３，４をもっているので、図示されていないがデ
ータ受け渡し用のバッフア用ＩＣや相互接続のための実
装面積が大きくなり、速度の面で大きく制約を受ける。

【００１２】ニ．一般に、プログラマブルコントローラ
の機能のうち、コプロセッサ４の倍長浮動小数点演算機
能やマイクロプロセッサ３の仮想記憶機能が不要な場合
が多く、これらの機能を削除し安価、かつ、高速化した
いが、この種のコントローラは汎用製品である場合が多
く、それに十分に対処できない問題がある。

【００１３】ホ．パリティチェックやメモリのエラー時
の再実行などの（Reliability ：信頼性，Availabilit
y：稼働性，Serviceability：保守性）機能が不十分で
ある。何となれば、マイクロコンピュータ３はかかる機
能を持っていないためである。

【００１４】ヘ．マイクロプロセッサ３は、命令の実行
時、各命令を解釈しながら実行するので、演算処理が非
常に遅くなる。その理由は、プログラマブルコントロー
ラの特殊性からプログラマブルローダでメモリからプロ
グラムを読み出して表示可能とし、さらに動作中でもプ
ログラムの変更が容易であるように構成されているの
で、例えば計算機のようにプログラムをコンパイル化し
てコンパクトな機械語に翻訳できないためである。

【００１５】ト．また、最近の新しい要求として、国際
的なインタフェース規格であるＩＥＣ（Internatinal
Electrotechnical Commission）にあるＳＦＣ（Sequen
tia-l Function Chart）やファジィ機能などの高度な
演算処理を高速、かつ、価格を上げずに実現することが
望まれているが、それに十分に対処できない。

【００１６】チ．さらに、マイクロプロセッサ３は、演
算結果がオーバーフローした時に割込みによって処理し
ているが、このために処理時間が遅くなる。そこで、割
込みを使わないことが考えられるが、この場合にはステ
ータスがオーバフローしているかを常にチェックする必
要があるので、さらに時間がかかる。

【００１７】従って、プログラマブルコントローラは、
以上のような種々の問題点をもっているが、それでもな
おかつ、高機能を維持しつつコストパフォーマンスの重
要性を認識する必要がある。しかし、いくら高機能でも
多数のＩＣを使用すれば、価格，信頼性，実装面積など
の点で問題が出てくる。むしろ、市販のＬＳＩとゲート
アレイとの組合わせの方がコストパフォーマンスの点か
ら多用される手法であると言える。

【００１８】しかし、技術の進歩により、カスタムＬＳ
Ｉが比較的容易に短時間で設計でき、ゲートアレイのよ
うな容易に製造しうるシリコンコンパイラ手法やスタン
ダードセル手法が出現するに至り、状況が時々刻々と変
りつつある。つまり、従来、ゲートアレイでは難しかっ
た高集積度化が容易に実現可能になってきた。しかし、
この場合でも限られた回路しか１チップに実装できず、
ましてや図１５のような３つのプロセッサ２，３，４を
そのまま１チップ化することは集積度の点からも非常に
難しい。そこで、いかなる回路構成にして１チップに実
装し、かつ、高機能を実現するかが問題となるが、未だ
にその実現を見るに至っていない。

【００１９】本発明は上記実情に鑑みてなされたもの
で、命令体系の合理化によりハードウェア構成の簡素化
および演算処理の高速化を実現するプログラマブルコン
トローラを提供することを目的とする。

【００２０】また、本発明の他の目的は、複数の主要回
路を１チップで実現可能とするとともに、ワード演算や
浮動小数点演算をビット演算と同様に高速で処理するプ
ログラマブルコントローラを提供することにある。

【００２１】また、本発明の他の目的は、ＩＥＣ規格に
あるＳＦＣやファジイ機能を取り入れ、高度の演算処理
を高速で安価に実現するプログラマブルコントローラを
提供することにある。

【００２２】さらに、本発明の他の目的は、コントロー
ラとして必要なパリティチェックやメモリエラー時の再
実行を確保するＲＡＳ機能を実現するプログラマブルコ
ントローラを提供することにある。さらに、本発明の他
の目的は、プログラマブルローダとのインタフェース処
理を短時間に行い得るプログラマブルコントローラを提
供することにある。

【００２３】

【課題を解決するための手段】

【００２４】請求項１，２に対応する発明は、マイクロ
命令を保持するマイクロプログラムメモリ、命令語とし
て同一ビット長さをもつ１語として演算処理を実行させ
る各演算命令を保持するコードメモリ、演算処理用デー
タを保持するデータメモリと、これらマイクロプログラ
ムメモリのマイクロ命令およびコードメモリの各演算命
令を用いて前記データメモリに保持されている演算処理
用データの演算を実行する集積化された中央演算処理ユ
ニットとで構成され、さらに必要に応じてマイクロ命令
を保持するマイクロプログラムメモリをも集積化された
中央演算処理ユニットに含めた構成とし、

【００２５】さらに、中央演算処理ユニットは、前記マ
イクロメモリに対してアドレスを指定し、当該アドレス
のマイクロ命令を読み出すシーケンサと、このシーケン
サによって読み出されたマイクロ命令を解読して各構成
回路に動作指令を与えるデコーダと、コードメモリに対
して実行すべきアドレス、実行中アドレスおよび実行後
のアドレスを保持するレジスタを持ったプログラムカウ
ンタ回路と、前記コードメモリの命令および異常状態を
保持するレジスタを持ったインストラクションレジスタ
回路と、このインストラクションレジスタ回路から読み
出された命令に基づいてデータメモリの演算処理用デー
タを読み書きするデータメモリ制御回路と、コードメモ
リのアドレス又はデータメモリのアドレスを選択して指
定された第1のアドレスと比較し、コードメモリのアド
レスと指定された第2のアドレスと比較し、指定された
コードメモリのアドレスの命令が実行中であるか、また
は指定されたデータメモリのアドレスのデータが使用さ
れているか、または実行中のコードメモリのアドレスが
指定された2つのアドレスの範囲内にあるかどうかを判
定するアドレスマッチ回路と、コードメモリやデータメ
モリなどから割込みや異常を受け、その状態をシーケン
サその他必要な構成回路に送出する制御レジスタ回路
と、コードメモリからの命令に基づいてビット演算を実
行し、かつ、その演算結果を保持するビット演算回路
と、ワード演算の途中経過データその他演算途中のデー
タを保持するレジスタ回路とを設け、さらにコードメモ
リからの命令に基づき、かつ、共用の乗算回路を用いて
固定小数点演算，論理演算などを実行する固定小数点演
算回路および浮動小数点演算回路を設けたプログラマブ
ルコントローラである。

【００２６】請求項３，４に対応する発明では、制御レ
ジスタ回路としては、前記コードメモリやデータメモリ
などから割込みや異常を受けると、前記プログラムカウ
ンタ回路に対して所定の演算繰返し回数内で前記コード
メモリに対する再読み出しを実行させる手段と、前記デ
ータメモリの割込みや異常に対し前記シーケンサに各構
成回路のレジスタに記憶更新を禁止させる手段とを有
し、またレジスタ回路は、ワード演算用スタックおよび
ジェネラルレジスタを複数を有し、タスクのレベル切り
替えに応じてワード演算用スタックおよびジェネラルレ
ジスタを切り替えるようにしたプログラマブルコントロ
ーラである。

【００２７】

【作用】

【００２８】従って、請求項１、２に対応する発明は、
マイクロプログラムメモリのマイクロ命令およびコード
メモリの各演算命令を用いて各演算命令を実行する中央
演算処理ユニットを集積化し、さらに中央演算処理ユニ
ットに必要に応じてマイクロ命令を保持するマイクロプ
ログラムメモリをも含めて集積化して１チップとするこ
とにより、データの交信や処理制御の時間を短縮でき、
演算処理の高速化を実現できる。

【００２９】また、請求項３に対応する発明では、コー
ドメモリからの割込みや異常に対し、所定の演算繰返し
回数内であれば前記プログラムカウンタ回路へコードメ
モリに対する再読み出しを実行することにより、過度的
なエラーが発生したときに再読み出しを実行してＲＡＳ
機能を確保でき、またデータメモリの割込みや異常に対
し、各構成回路のレジスタに記憶更新を禁止させる信号
を前記シーケンサに送出したので、誤ったデータを用い
て演算を実行することがない。

【００３０】さらに、請求項４に対応する発明では、タ
スクのレベル切り替えに応じてレジスタ回路のワード演
算用スタックおよびジェネラルレジスタを切り替えるこ
とにより、タスクの切り替え時間を短縮でき、応答性の
上げることができる。

【００３１】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００３２】図１は本発明に係わるプログラマブルコン
トローラの特長とする命令構成を示す図であって、演算
処理系統を１チップに収納するための命令体系を構成し
ている。このコントローラの各命令は、すべて例えば３
２ビットからなり固定長であって、６つのタイプに分け
られている。

【００３３】タイプ１は、１ビット単位の論理演算を高
速に行うためのビット演算用命令であって、オペレーシ
ョンコードＯＰとビットアドレスＢＡとで構成されてお
り、具体的には図３に示す通りである。

【００３４】タイプ２は、ビット演算命令のインデック
ス修飾のために使用するプリフィックス命令であって、
オペレーションコードＯＰとインデックス修飾Ｘとで構
成されている。

【００３５】タイプ３は、ワード単位の演算処理を行う
ワード演算命令であって、これはオペレーションコード
ＯＰとインデックス修飾ＸとワードアドレスＷＡとで構
成されている。このタイプ３にインデックス修飾Ｘを設
けた理由は、ワード中のビット位置を指定するビットア
ドレスＢＡではワードアドレスＷＡよりも同一メモリ空
間を指定するのに多くのビット数を使用するので、イン
デックス修飾Ｘを用いて少ないビット数でビット指定を
行うためである。特に、このワード演算命令は、複数の
ビット処理のために時間がかかるので、ロード命令とス
トア命令だけがメモリアクセス可能とし、それ以外の命
令ではメモリを参照しないようにし、命令構成の簡素化
を図ってデコードに時間をかけず、また内部レジスタ間
で演算だけを行うことによりサイクル時間を短縮するこ
とにある。

【００３６】次に、タイプ４，５は固定値Ｋをロードす
る命令であって、タイプ４は８ビットのオペレーション
コードＯＰと１６ビットの固定値データをもち、タイプ
５は４ビットのオペレーションコードＯＰと２８ビット
の固定値データをもっている。タイプ５は、国際的なイ
ンタフェース規格であるＩＥＥＥ規格の単精度浮動小数
点の３２ビットのうち下位４ビットを０とした固定値を
ロードできる。

【００３７】さらに、タイプ６は、アドレスや固定値を
必要としないワード命令や浮動小数点命令などのあらゆ
る演算命令に使用するもので、上位３ビットの条件エリ
ア，９ビットのオペレーションコードＯＰおよび４ビッ
トの演算繰返し回数指定エリアＭによって構成されてい
る。なお、この各種演算命令は、使用されるオペレーシ
ョンコード数が多いので、他のタイプでは上位３１ビッ
ト目から２４ビット目までの８ビットだけでは不十分で
あるので、上位３ビットの条件エリアが“１１１”であ
ることを条件に下位に９ビットのオペレーションコード
ＯＰを設けた。これによって２５６Ｘ７／８＋５１２の
７３６通りのオペレーションコードを指定できる。

【００３８】一般に、命令自体を可変長とする考えもあ
り、この場合にはコードの全体サイズを減らすことが可
能であり、タイプ６では１６ビットに縮小できる。しか
し、逆に制御が複雑になり、コードメモリ上の任意の番
地をプログラムロードでモニタしたときに逆アセンブル
ができない。その理由は命令の配置が可変長であるとど
こが区切りあるのか分らず解釈できないためである。

【００３９】次に、図２は本発明のプログラマブルコン
トローラのハードウエア構成を示す図である。同図にお
いてＡは１チップのＬＳＩで構成する中央演算処理ユニ
ットであって、これにはマイクロ命令を保持するマイク
ロＲＯＭ、各演算命令を保持するコードメモリＣＭ、演
算処理用データおよび演算処理結果のデータを保持する
データメモリＤＭおよびプロセス入出力回路ＰＩＯが接
続されている。

【００４０】なお、コードメモリＣＭやデータメモリＤ
Ｍは、例えば米国インテル社の３２ビットマイクロプロ
セッサ１８０３８６に準拠し、それぞれバス制御信号と
してＡＤＳ＃，ＲＥＡＤＹ＃，ＢＳ１６＃，Ｗ／Ｒ＃，
Ｄ／Ｃ，Ｍ／ＩＯ＃，ＨＯＬＤ，ＨＬＤＡをもってい
る。アドレスおよびバスもマイクロプロセッサ１８０３
８６に準拠する。これは汎用マイクロプロセッサに準拠
しておけば、周辺のＬＳＩやメモリチップのインタ−フ
ェイスが容易となるためである。

【００４１】前記中央演算処理ユニットＡは、内部的に
はマイクロＲＯＭにアドレス信号Ｓ１１を与えてマイク
ロ命令Ｓ１２を取り出すシーケンサ１０、このシーケン
サ１０から実行すべきマイクロ命令Ｓ１３を受け取って
解釈し必要な構成回路へ動作指令Ｓ２１を出力するデコ
ーダ２０、コードメモリＣＭに次に読み出すコードアド
レス信号Ｓ３１を与える一方、次に実行すべきプログラ
ムアドレス，現在実行中のプログラムアドレスおよび実
行終了後のプログラムアドレスを記憶する複数のレジス
タ（カウンタ）を有するプログラムカウンタ回路３０お
よびコードメモリＣＭから読み出したコード，つまりプ
ログラムコントローラ命令と発生したパリティエラーな
どの異常信号Ｓ４１を記憶する、前記プログラムカウン
タ回路３０の複数のレジスタに対応する複数のレジスタ
を有するインストラクションレジスタ４０などが設けら
れ、これら回路１０〜４０の具体的構成は後記する図９
に示す通りである。

【００４２】また、この中央演算処理ユニットＡには、
データメモリＤＭにアドレス信号Ｓ５１を与えるレジス
タ、データメモリＤＭからデータを読み出し、或いは書
き込むデータを保持するレジスタ、パリティエラーの生
成やチェックなどの異常状態を検出保持する他、データ
メモリＤＭのアセスを制御するデータメモリ制御回路５
０と、コードメモリＣＭまたはデータメモリＤＭのワー
ドまたはビット単位のアドレス一致やコードメモリＣＭ
の２つのアドレス間の命令の実行を検出するアドレスマ
ッチ回路６０とが設けられ、これら回路５０，６０の具
体的構成は図１０に示す通りである。

【００４３】さらに、この中央演算処理ユニットＡに
は、他の構成回路などからの割込み信号Ｓ７１や異常状
態を記憶し、かつ、この割込み信号Ｓ７１や異常状態の
検出時に前記シーケンサ１０に所要の信号を送出し、ま
たプログラムステータスワードを保持しその一部の信号
Ｓ７２を外部に送出し、繰返し制御のためのカウンタと
プログラマブルコントローラの各種モードとを保持する
制御レジスタ回路７０と、ビット演算を実行し、かつ、
その演算結果を２つのスタックとビットレジスタやＳＦ
Ｃレジスタに保持するビット演算回路８０とが設けら
れ、これら回路７０，８０の具体的な構成は図１１に示
す通りである。

【００４４】さらに、中央演算処理ユニットＡには、ジ
ェネラルレジスタおよび２つのワード演算用スタックを
有するレジスタ回路９０、固定小数点演算，論理演算，
シフトを実行する固定小数点演算回路Ａ０、浮動小数点
演算を実行する浮動小数点演算回路Ｂ０、乗算器を有す
る乗算回路Ｃ０などが設けられ、これら回路９０，Ａ０
〜Ｃ０の具体的構成は図１２に示す通りである。Ｂは各
構成回路とデータのやり取りを行う複数のバスよりなる
データバスである。次に、以上のように構成されたプロ
グラマブルコントローラの動作について説明する。

【００４５】先ず、電源が投入されるとシーケンサ１０
は中央演算処理ユニットＡの各構成回路などの初期化処
理を実行する。すなわち、シーケンサ１０は、マイクロ
ＲＯＭにアドレス０番地を指定し、当該０番地から初期
化などに必要なマイクロ命令Ｓ１２を読み出してデコー
ダ２０に送出する。このとき、シーケンサ１０は、現在
実行すべきマイクロ命令と次に実行すべきマイクロ命
令，つまり２つのマイクロ命令Ｓ１３をデコーダ２０へ
同時に与える。ここで、デコーダ２０は初期化するため
の動作指令Ｓ２１を各構成回路および各メモリの記憶部
分に与えて初期化を実行する。

【００４６】このとき、プログラムカウンタ回路３０
は、アドレス０番地を示し、コードメモリＣＭにアドレ
ス０番地を指定し、該当０番地から順次命令を読み出し
てインストラクションレジスタ回路４０に送出する。こ
のインストラクションレジスタ回路４０は、複数のレジ
スタからなり、キューを形成し、コードメモリＣＭから
読み出した命令を順次保持する。

【００４７】このとき、プログラムカウンタ回路３０は
インストラクションレジスタ回路４０の命令読み出しと
対応して読み出した命令のアドレスを順次記憶する。そ
して、インストラクションレジスタ回路４０にストアさ
れた命令はシーケンサ１０に与えられ、ここでシーケン
サ１０はオペレーションコードＯＰをアドレスとするマ
イクロＲＯＭの内容を読み出す。この読み出したマイク
ロ命令はデコーダ２０に送られ、ここでマイクロ命令を
解釈して各構成回路に動作指令Ｓ２１を送出することに
より各命令を実行する。

【００４８】例えば当該命令がビット演算命令の場合、
デコーダ２０からの動作指令Ｓ２１によってデータメモ
リ制御回路５０に前記タイプ１のビットアドレスＢＡを
与える。ここで、データメモリ制御回路５０は、データ
メモリＤＭのデータの読み出しを行うが、そのうちビッ
トアドレスＢＡに相当する指定ビットを抽出してビット
演算回路８０に送出し、ビット演算を実行させる。ま
た、アドレスマッチ回路６０は、常に指定アドレスにつ
いてアクセスがあったか否かをチェックし、アクセスが
あったときには割込み信号を発生し制御レジスタ回路７
０に知らせる。

【００４９】次に、ワード演算命令の場合、メモリのロ
ード命令またはストア命令のときのみ、データメモリ制
御回路５０とレジスタ回路９０のスタックとの間でデー
タの授受を行う。つまり、ロード命令の場合にはスタッ
クにデータを蓄積し、ストア命令の場合にはスタックか
らデータを引き出す。このスタック内のデータは固定小
数点演算回路Ａ０または浮動小数点演算回路Ｂ０の演算
に利用される。さらに、かかる固定小数点演算中の乗算
や浮動小数点演算中の乗算には共用する乗算回路Ｃ０を
用いて演算を実行する。次に、各種の命令における処理
方法について説明する。 （１） ビット演算の処理例

【００５０】図３はビット演算の例を説明する図であ
る。この図から明らかなように、プログラムローダでは
ラダー図によってプログラムを作成し、かつ、表示可能
な構成となっている。このラダー図の各要素は各番地に
対応して図形、命令語および動作（プログラム）内容が
記述され、図形の種別に見合った形で命令語Ｂ９，Ｂ１
などが用いられている。また、同図において１０１はラ
ダ−図の左母線、Ｘ１〜Ｘ８は接点、Ｘ１１〜Ｘ１３は
コイルであって、これらはそれぞれビットアドレスを示
す。また、同図のＭＣＦＦはラダ−図の左母線１０１の
ビット状態を示し、ＬＳは各接点の左側の状態を保持す
るスタック、ＲＳは各接点の右側の状態を保持するスタ
ックである。ＢＲはビット演算結果を保持するビットレ
ジスタの役割をもっている。さらに、↓はスタックにデ
ータを格納するプッシュを示し、↑はスタックからデー
タを取り出すポップを示している。以下、コードアドレ
ス（番地）の順に従って動作内容を説明する。

【００５１】０番地：最初の接点Ｘ１の左側母線１０１
の状態をスタックＬＳにプッシュするとともに、この左
母線１０１と接点Ｘ１との論理積結果をビットレジスタ
ＢＲに保持する。 １番地：２つの接点Ｘ１，Ｘ２が直列に接続されている
ので、ビットレジスタＢＲの内容と接点Ｘ２との論理積
結果をビットレジスタＢＲに保持する。

【００５２】２番地：接点Ｘ２の右側が分岐しているの
で、ビットレジスタＢＲの内容をスタックＲＳにプッシ
ュする。このとき、接点Ｘ１の左側の状態がスタックＬ
Ｓに保持されているので、このスタックＬＳの内容と接
点Ｘ５との論理積をとり、ビットレジスタＢＲに保持
し、併せてスタックＬＳをポップする。

【００５３】３番地：接点Ｘ６の左側が分岐しいるの
で、ビットレジスタＢＲの内容をスタックＬＳにプッシ
ュする。ビットレジスタＢＲの内容と接点Ｘ６との論理
積をとり、先に記憶した接点Ｘ２の左側の状態データを
スタックＲＳから取り出して論理和をとり、ビットレジ
スタＢＲに格納し、併せてスタックＲＳをポップする。 ４番地：接点Ｘ３はＢ接点であるので、ビットレジスタ
ＢＲと接点Ｘ３の論理否定との論理積をとり、ビットレ
ジスタＢＲに格納する。

【００５４】５番地：接点Ｘ４の左側が分岐しているの
で、ビットレジスタＢＲの内容をスタックＬｓへプッシ
ュする。また、ビットレジスタＢＲの内容と接点Ｘ４と
の論理積をとり、ビットレジスタＢＲに格納する。

【００５５】６番地：ビットレジスタＢＲの内容をコイ
ルＸ１１に記憶する命令であるので、ＢＲの内容をコイ
ルＸ１１へ書き込む。データメモリＤＭへのリードライ
トは複数ビット単位であるので、１ビットの書き込みが
できず、同時に他のビットをも書き込むことになる。従
って、他のビットが不変であるように書き込む前に同一
番地を読み出し、そのうえで指定ビットのみ新しい状態
として再度書き込む。 ７番地：接点Ｘ４の左側の状態をスタックＬＳから読み
出し、接点Ｘ７との論理積をとってビットレジスタＢＲ
に格納する。 ８番地：６番地と同じくビットレジスタＢＲの内容をコ
イルＸ１２に書き込む。 ９番地：スタックＬＳに格納されている接点Ｘ６の左側
の状態を取り出し、接点Ｘ８との論理積をとり、ビット
レジスタＢＲに格納する。 １０番地：６番地と同じくビットレジスタＢＲの内容を
コイルＸ１３に書き込む。 （２） ワード演算の処理例

【００５６】このワード演算は、図４および図５に示す
ようにデータが左から右に流れるようにデータフロー形
式で表現されている。この図の長方形のブロックはファ
ンクションブロックであり、そのうちファンクションブ
ロック１１１〜１１３，１１５はワードのロードを行う
ファンクションブロックであり、この場合には浮動小数
点数のロードである。Ｄ２，Ｄ４，…などはワードアド
レスを示し、Ｄは倍長（３２ビット）であることを示
す。ファンクションブロック１１９，１２１はワードの
ストアを示し、この場合には浮動小数点のストアであ
る。Ｄ１０，Ｄ１２はそのワードアドレスである。

【００５７】ファンクションブロック１１４は浮動小数
点加算、ファンクションブロック１１６は浮動小数点減
算、ファンクションブロック１１７は浮動小数点乗算、
ファンクションブロック１１７の下の１０．０は固定値
１０．０という乗数を示す。固定値でないとき、ファン
クションブロック１１５のようにロード命令により左よ
り入力する。ファンクションブロック１１７の結果であ
る積はブロック１１８，１２０へ供給される。ここで、
ファンクションブロック１１８は上限１０００．０、下
限０．０のリミッタにより制限し、ファンクションブロ
ック１１９によりＤ１０にストアする。ファンクション
ブロック１２０では符号を反転しファンクションブロッ
ク１２１へ与え、当該ファンクションブロック１２１で
はＤ１２にストアする。次に、コードアドレスの順に従
って動作（プログラム）内容を説明する。

【００５８】２０番地：データメモリＤＭのＤ２番地の
データを読み出してワードライトスタックＷＲＳへプッ
シュする。このスタックＷＲＳは後記する図１２に示す
レジスタ回路９０に設けられている。このレジスタ回路
９０にはもう１つのワードレフトスタックＷＬＳが設け
られている。これはデータフローの分岐時にデータをセ
ーブしておくのに用いられる。 ２１番地：データメモリＤＭのＤ４番地のデータを読み
出してワードライトスタックＷＲＳにプッシュする。

【００５９】２２番地：同じくＤ６番地の内容を読み出
してスタックＷＲＳにプッシュする。ここで、スタック
ＷＲＳにはスタックトップよりＤ６，Ｄ４，Ｄ２の順序
で格納される。

【００６０】２３番地：タイプ６の演算繰返し回数Ｍに
“１”が指定されているので、合計Ｍ＝２となる。四則
演算はワードライトスタックＷＲＳのスタックトップの
下と、スタックトップとで計算を行い、その結果をスタ
ックトップの下に格納し、スタックをポップする。つま
り、Ｄ４とＤ６とを演算し、その結果をＤ４の位置にも
っていき、その結果がスタックトップとなる。この状態
を図５の論理式で示している。 （ＷＲＳ−１）＋（ＷＲＳ）→（ＷＲＳ−１） ＷＲＳ↑

【００６１】２回目はほぼ同様の演算を行う。つまり、
１回目の結果とＤ２とで演算を行い、Ｄ２の位置に全部
の演算結果を格納する。演算の繰返しはカウンタの内容
によって行い、演算を実行するごとにデクリメントし、
０になると停止する。 ２４番地：Ｄ８番地の内容を読み出してスタックＷＲＳ
にプッシュする。

【００６２】２５番地：さらに、以上の加算結果からＤ
８を減算し、その結果をスタックＷＲＳにストアする。
このスタックＷＲＳは１回ポップされる。その結果はス
タックトップに格納されている。減算では繰返し指定が
ない。 ２６番地：乗数１０．０をスタックＷＲＳにプッシュす
る。

【００６３】２７番地：いままでの演算結果と乗数１
０．０とを乗算し、その結果をスタックＷＲＳに格納す
る。このスタックＷＲＳは他と同様にポップするので、
結果はスタックトップに蓄えられる。繰返し指定が０で
あるので１回のみ演算を行う。 ２８番地：演算結果は接続線が下に分岐しているので、
スタックＷＬＳにプッシュして保存する。 ２９番地：上限値１０００．０をスタックＷＲＳにプッ
シュする。

【００６４】３０番地：下限値０．０をスタックＷＲＳ
にプッシュする。つまり、２９番地と３０番地とに基づ
いてスタックトップから順に０．０，１０００．０を格
納する。

【００６５】３１番地：スタックＷＲＳに格納されてい
る結果に従っていままでの演算結果にリミットをかけ
る。よって、スタックＷＲＳは２回ポップするので、リ
ミットされた演算結果はスタックトップに格納される。
上下限内であるかは減算により判定する。 ３２番地：スタックＷＲＳにある演算結果をＤ１０に格
納し、スタックＷＲＳをポップする。 ３３番地：スタックＷＬＳに格納されている情報をポッ
プし、スタックＷＲＳにプッシュする。 ３４番地：スタックＷＲＳのスタックトップの内容の符
号反転を行い、再びスタックＷＲＳに格納する。 ３５番地：スタックＷＲＳのスタックトップの内容をＤ
１２に格納した後、スタックＷＲＳをポップする。 （３） ＩＦ ＴＨＥＮ ＥＬＳＥのある演算の処理例
について

【００６６】この演算処理例は図６〜図８に示す通りで
ある。図６（ａ）はデータフロー形式で表したものであ
り、同図（ｂ）は同じ処理例をテキスト形式で表したも
のである。この図６（ａ）のデータフロー形式は図７，
図８に示すようにプログラムすることができる。すなわ
ち、この図６においてファンクションブロック１３０は
ＩＦ文の始まりを示し、ファンクションブロック１３６
はＴＨＥＮ、ファンクションブロック１４１はＥＬＳ
Ｅ、ファンクションブロック１４７はＦＩであってＩＦ
文の最後を示している。また、ファンクションブロック
１３５は２つの入力の比較を行い、データフローの上側
のデータが下側データ（Ｗ１２）よりも大きいときにビ
ットレジスタＢＲが１となる。他のファンクションブロ
ックは図４に示すファンクションブロックの右端のＦが
ないだけである。つまり、浮動小数点でないだけであ
り、その他は同様である。次に、ＩＦ ＴＨＥＮ ＥＬ
ＳＥの演算処理につき、図７，図８のプログラムに従
い、かつ、図６（ａ）を参考しながら説明する。 ４０番地：この番地はＩＦ文の始まりを示すだけであ
り、特別な処理を行わない。 ４１番地：ワード（１６ビット）Ｗ１０を読み出してワ
ードライトスタックＷＲＳにプッシュする。 ４２番地：同じくＷ１１の状態を読み出してワードライ
トスタックＷＲＳにプッシュする。 ４３番地：ワードライトスタックＷＲＳにプッシュ下Ｗ
１１とＷ１２とを加算し、その加算結果をスタックＷＲ
Ｓに格納する。 ４４番地：前記４１番地と同じくＷ１２の内容を読み出
してワードライトスタックＷＲＳにプッシュする。

【００６７】４５番地：ワードライトスタックＷＲＳの
スタックトップの下のデータがスタックトップよりも大
きいか否かを調べ、大きい場合にはビットレジスタＢＲ
を“１”とし、そうでなければＢＲを“０”とする。こ
のビットレジスタＢＲの値は条件判断の元となる。

【００６８】４６番地：ビットレジスタＢＲの論理否定
をＳＩＦＦに格納する。このＳＩＦＦはビット演算回路
８０の中にあるフリップフロップの１つであって、ビッ
トレジスタＢＲ、ＭＳＦＦと同じくフラグレジスタ９４
の構成要素となっている。ＳＩＦＦは分岐のための条件
を記憶する。ＥＬＳＥでのジャンプの判断、ＩＦ文やＤ
Ｏ文が入力されているときの判断など，分岐時に使用さ
れる。ビットレジスタＢＲが０ならば、５１番地のＥＬ
ＳＥにジャンプする。 ４７番地：この番地以下５０番地まではＴＨＥＮにより
実行される。Ｗ１３の状態を読み出してスタックＷＲＳ
にプッシュする。 ４８番地：Ｗ１４の状態を読み出してスタックＷＲＳに
プッシュする。

【００６９】４９番地：スタックＷＲＳのスタックトッ
プとスタックトップの下の値とを乗算し、その積をスタ
ックトップの下側に格納し、スタックＷＲＳを１つポッ
プする。よって、スタックトップに積が格納されてい
る。 ５０番地：スタックＷＲＳのスタックトップをＷ１５に
書き込む。そして、スタックＷＲＳを１個ポップする。

【００７０】５１番地：５０番地からきた場合にはＳＩ
ＦＦが０であり、４６番地からきた場合にはＳＩＦＦは
１である。なお、ＳＩＦＦが０ならば、ＳＩＦＦを１に
して５８番地のＦＩにジャンプする。ＳＩＦＦが１なら
ば、ＳＩＦＦを０にして５２番地以降のＥＬＳＥにより
実行される命令を行う。 ５２番地：Ｗ１３の状態を読み出してスタックＷＲＳに
プッシュする。 ５３番地：Ｗ１４の状態を読み出してスタックＷＲＳに
プッシュする。

【００７１】５４番地：スタックＷＲＳのスタックトッ
プの下の値からスタックトップの値を減算し、差をスタ
ックトップの下に格納する。そして、スタックＷＲＳは
ポップする。 ５５番地：乗数１０をスタックＷＲＳにプッシュする。 ５６番地：４９番地と同様に乗算を実行する。 ５７番地：スタックＷＲＳをポップし、積をスタックＷ
ＲＳに格納する。 ５８番地：ＳＩＦＦを０にリセットする。 次に、図２に示す中央演算処理ユニットＡの各構成回路
の具体的な構成について図９ないし図１２を参照しなが
ら説明する。 （１） シーケンサ１０（図９参照）

【００７２】このシーケンサ１０は、マイクロＲＯＭに
アドレスを指定し、当該マイクロＲＯＭからマイクロプ
ログラム命令を読み出して保持する一方、このマイクロ
プログラム命令をデコーダ２０に供給する機能をもって
いる。このシーケンサ１０は、マイクロＲＯＭにアドレ
ス指定を行うアドレスを保持するマイクロプログラムカ
ウンタ１１、このマイクロプログラムカウンタ１１のア
ドレスを１つずつ増加させるインクリメンタ１２、マイ
クロプログラムのサブルーチンや繰り返し処理時の戻り
番地を記憶するマイクロスタック１３、マイクロプログ
ラムのための固定番地を発生するアドレス発生器１４な
どが設けられている。

【００７３】このアドレス発生器１４には、外部から入
力される初期化信号ＲＥＳＥＴ、割込み発生信号ＩＮ
Ｔ、トラップ発生信号ＴＲＡＰ、ビットジャンプＪＦＦ
およびワードジャンプ信号ＪＷＦＦ、コードエラー信号
ＣＤＥＲに対応して予め固定番地が設定され、上記信号
の何れかを受けたときその信号に対応する固定番地が発
生するようになっている。なお、かかる固定番地は以下
の通りである。 ２番地…初期化信号ＲＥＳＥＴ ４番地…トラップ発生信号ＴＲＡＰ ５番地…割込み発生信号ＩＮＴ ６番地…コードエラー信号ＣＤＥＲ １２番地…ビットジャンプＪＦＦおよびワードジャンプ
信号ＪＷＦＦ。また、シーケンサ１０では、インストラ
クションレジスタ回路４０のＩＢレジスタ４２からオペ
レーションコードＯＰを受け取るようになっている。

【００７４】なお、図１に示すタイプ６以外のタイプで
は、ビット３１〜２４までの８ビットのオペレーション
コードＯＰを用い、その下に２ビットを付加したアドレ
スを用いる。つまり、オペレーションコードＯＰの４倍
のアドレスを用いることになる。このタイプはマイクロ
ＲＯＭのアドレスの１０２４から２０４７番地までの領
域が割り当てられる。従って、上位を０００００１（２
進数）とする。なお、マイクロＲＯＭアドレスは１６ビ
ットである。

【００７５】インデックス修飾のある場合にはアクセス
するアドレスを計算する必要があるので、オペレーショ
ンコードＯＰの下に第１ビットをインデックス修飾の有
無に用いる。従って、実質９ビット分，つまり５１２個
分の命令を処理できるが、実際には７／８しか使用しな
い。

【００７６】一方、図１に示すタイプ６の場合には、メ
モリのアクセスを伴ないので、オペレーションコードＯ
Ｐの位置が他のものと比べてずれている。この場合もオ
ペレーションコードの４倍のアドレスを用いる。このタ
イプではマイクロＲＯＭのアドレスとして、２０４８番
地から４０９５番地までの領域を割り当てる。従って、
上位を００００１（２進数）とする。５１２命令分のス
ペースがあり、１命令４アドレスのスペースがある。

【００７７】このマイクロＲＯＭのアドレスのジャンプ
時、ＭＩレジスタ１５からマイクロ命令を受け取り、そ
の中のジャンプ先アドレスを示す部分の１６ビットによ
りマイクロＲＯＭのアドレスを決定する。また、このシ
ーケンサ１０には、選択回路１６の他、前記レジスタ１
５，ＭＩＲレジスタ１７が設けられている。従って、こ
の選択回路１６は、前述した５種のアドレスのなかから
１つを選択してマイクロＲＯＭに与える。ここで、５種
のアドレスとは、 マイクロプログラムカウンタ１１の出力アドレス マイクロスタック１３の出力アドレス 固定番地を発するアドレス発生器１４の出力アドレス インストラクションレジスタ回路（ＩＢレジスタ）４２
の出力アドレス ＭＩレジスタ１５からのマイクロ命令 である。

【００７８】この選択回路１６は、初期化時や割込みな
どのような特別な場合にはアドレス発生器１４の出力を
選択するが、通常のコントローラ命令を実行するときに
はＩＢレジスタ４２の出力アドレスを選択し、マイクロ
命令が連続するときにはマイクロプログラムカウンタ１
１の出力アドレスを選択し、さらにアドレスをジャンプ
させるときにはＭＩレジスタ１５からマイクロ命令を選
択し、マイクロＲＯＭに対してアドレスを指定する。そ
の結果、当該アドレスに基づいてマイクロＲＯＭから例
えば３２ビットのマイクロ命令が出力され、ＭＩレジス
タ１５に格納される。そして、次のサイクルでは、ＭＩ
レジスタ１５のマイクロ命令ＦＭＩＲレジスタ１７に移
される。つまり、ＭＩレジスタ１５には次に実行すべき
マイクロ命令が格納され、ＭＩＲレジスタ１７には現在
実行中のマイクロ命令が格納される。 （２） デコーダ２０（図９参照）

【００７９】このデコーダ２０には現マイクロ命令デコ
ーダ２１および次マイクロ命令デコーダ２２が設けられ
ている。この現マイクロ命令デコーダ２１はＭＩレジス
タ１５の次に実行すべきマイクロ命令を解釈し、一方、
次マイクロ命令デコーダ２２は現在実行中のマイクロ命
令を解釈し、これらの解釈内容に応じて各構成回路に動
作指令Ｓ２１となる制御信号Ｓ２２，Ｓ２３を出力す
る。なお、次実行用マイクロ命令を解釈するのは、４段
のパイプライン処理を行うときにマイクロ命令を先読み
する必要があるためである。 （３） プログラムカウンタ回路３０（図９参照）

【００８０】このプログラムカウンタ回路３０には、コ
ードアドレスを格納する４個のプログラムカウンタ３１
〜３４の他、選択回路３５が設けられている。これらの
プログラムカウンタ３１〜３４は、１つのプログラムの
実行が完了するごとにコードアドレスを３１→３２→３
３→３４の順序で移動させる。

【００８１】プログラムカウンタ３１は、インクリメン
タ機能を有し読み込みが完了するごとに１つずつコード
アドレスを増加させ、先読みするコードアドレスを保持
する。プログラムカウンタ３１以外のカウンタ３２〜３
４はインクリメンタ機能を持つことなくアドレスを保持
するだけである。因みに、カウンタ３２は次に実行すべ
きアドレスを保持し、カウンタ３３は現在実行中のアド
レスを保持し、カウンタ３４は実行を終了したばかりの
アドレスを保持する。

【００８２】このプログラムカウンタ回路３０において
は、プログラマブルコントローラ命令によって例えば図
７に示す４６番地のＴＨＥＮ命令などでジャンプすると
き、プログラムカウンタ３１に５１番地を書き込み、併
せてプログラムカウンタ３２にも同一番地を書き込む。
これは、いままでのプログラムカウンタ３２の内容が無
効になるからである。なお、後記するＩＢレジスタ４２
も無効であるので、当該ＩＢレジスタ４２にも無効命令
を書き込む。

【００８３】次に、選択回路３５は、プログラムカウン
タ３１のコードアドレスとデータメモリ制御回路５０内
のメモリアドレスレジスタ５１からのコードモリＣＭの
アドレスとの何れでアクセスするかを選択する。通常
は、プログラムカウンタ３１のアドレスを選択するが、
コードメモリＣＭに対して読み出しまたは書き込みを行
うときにはメモリアドレスレジスタ５１のアドレスを選
択する。そして、この選択回路３５によって選択された
コードアドレスはコードメモリＣＭに与える。 （４） インストラクションレジスタ回路４０（図９参
照）

【００８４】このインストラクションレジスタ回路４０
は、プログラムカウンタ回路３０内の選択回路３５のア
ドレス指定によってコードメモリＣＭから読み出した命
令を保持する回路である。具体的には、プログラムカウ
ンタ３１〜３４に対応するように４個のインストラクシ
ョンレジスタ４１〜４４と、パリティビットチェック発
生回路４５とからなっている。この回路４０もプログラ
ムカウンタ回路３０と同様に先読みやパイプライン処理
などのために複数のレジスタを持っている。

【００８５】そのうち、ＡＩレジスタ４１は先読みした
命令を保持し、ＢＩレジスタ４２は次に実行すべき命令
を保持し、ＩＲレジスタ４３は現在実行中の命令を保持
し、ＤＲレジスタ４４は前のレジスタ４３の命令を保持
する。

【００８６】つまり、コードメモリＣＭから読み出した
命令はＩＡレジスタ４１に入力され、各命令の実行が終
了するたびに４１→４２→４３→４４へと順次移動させ
る。従って、ＩＢレジスタ４２が空になったとき、ＩＩ
レジスタ４１から命令が与えられないと、ＩＢレジスタ
４２には無効命令が保持される。なお、データバスＢと
は信号線Ｓ４１，Ｓ４２を介してデータの入出力を行う
ものである。

【００８７】前記パリティビットチェック発生回路４５
は、コードメモリＣＭから読み出した３２ビットデータ
と、１６ビットデータ毎の２つのパリティビット合計３
４ビットから１６ビット毎にパリティビットを作成して
読み出したパリティビットとを比較し、そのエラーの有
無を３２ビットの命令および他のエラーとともにＩＡレ
ジスタ４１，ＩＢレジスタ４２などに記憶する。これは
かかるエラーを直ちに使用するのではなく、読み出した
命令を実行するときにエラー処理を行うために使用す
る。ここで、前記他のエラーには、例えばコードメモリ
ＣＭのレディ信号が一定時間内に帰らない，いわゆるノ
ーアンサーエラーの他、コードメモリＣＭの存在しない
領域或いはアクセスが禁止されている領域をアクセスし
た，いわゆるレンジエラーなどを上げることができる。
これらのエラー信号は外部から入力される。

【００８８】なお、コードメモリＣＭの命令を、フェッ
チとしてではなく、データとしてアクセスする場合にデ
ータメモリ制御回路５０を用いて行う。また、書き込み
データおよび読み出しデータはすべてデータメモリ制御
回路５０とやり取りをしながら書き込みおよび読み出し
を行う。 （５） データメモリ制御回路５０（図１０参照）

【００８９】このデータメモリ制御回路５０はデータメ
モリＤＭとのアクセスを制御する回路である。すなわ
ち、このデータメモリ制御回路５０は、メモリアドレス
レジスタ５１の他、データメモリＤＭからのデータを読
み込むメモリデータリードレジスタ５２、データメモリ
ＤＭへデータを書き込むメモリデータライトレジスタ５
３、ビット作成回路５４およびパリティビットチェック
発生回路５５によって構成されている。このパリティビ
ットチェック発生回路５５は、前記パリティビットチェ
ック発生回路４５と同じくデータメモリＤＭの３２ビッ
トデータのうち１６ビット毎のパリティビットを生成
し、書き込み時にはそのパリティビットをデータメモリ
ＤＭに書き込み、また読み出し時には読み出したパリテ
ィビットと生成されたパリティとを比較しながらエラー
が発生しているか否かをチェックする。コードメモリＣ
Ｍと同様にパリティエラーの他、ノーアンサーエラー、
レンジエラーなどを検出する。なお、このエラー信号パ
リティビットはＲＡＳ機能を確保するために追加された
ものでありる。また、ビット演算の場合には１ビットの
リード、ライトであるので、３２ビットのアクセスを必
要としない。１６ビットのアクセスが行われる。

【００９０】このデータメモリ制御回路５０では、メモ
リアドレスレジスタ５１がデータバスＢおよび信号線Ｓ
５１を介して送られてくるプログラマブルコントローラ
命令に基づいてアドレスを決定し、データメモリＤＭに
アドレス信号Ｓ５２を供給する。データメモリＤＭへの
アクセスは１６ビット，すなわち１ワード単位を最小単
位として用いる。従って、メモリアドレスレジスタ５１
は、前記デコーダからの制御信号に基づいて、１６ビッ
ト，３２ビット，１ビットの何れのアクセスかを把握す
る。この１６ビット，３２ビットアクセスについては前
記米国インテル社の３２ビッマイクロプロセッサ１８０
３８６に準拠してＢＥ３＃〜ＢＥ０＃によって指定され
る。ＢＳ１６＃を用いて１６ビット幅のメモリへアクセ
スすることも可能である。

【００９１】１ビットアクセスの場合、メモリアドレス
レジスタ５１は１ビット単位のアドレスが供給されてい
るので、信号線Ｓ５２を介してワード単位の部分のアド
レス信号をデータメモリＤＭに供給し、ワード内のどの
ビットかは４ビットのアドレスを信号線Ｓ５４を通して
ビット作成回路５４に与えることによりアクセス可能と
する。

【００９２】このとき、データメモリＤＭからのデータ
読み出し時は、メモリデータリードレジスタ５２から１
６ビットデータがビット作成回路５４に与えられ、ここ
でビット作成回路５４ではメモリアドレスレジスタ５１
からの４ビットのアドレスとに基づいて１ビットを選択
し、ＢＡ信号線Ｓ５５を介してビット演算回路８０に送
出する構成である。一方、データ書き込み時は、ビット
作成回路５４により書き込むべき現在の状態が分かって
いるので、ビット演算回路８０から信号線Ｓ５４を介し
て送られてくる書き込むべき新しいビット状態をＢＯＵ
Ｔとしてビット作成回路５４に与えられ、かつ、メモリ
アドレスレジスタ５１からの指定ビットのみについてメ
モリデータリードレジスタ５２からの信号をＢＯＵＴに
置き換え、メモリデータライトレジスタ５３に与える。
ここで、初めてメモリデータライトレジスタ５３からデ
ータルモリＤＭにワードデータとして書き込まれる。

【００９３】前記ビット作成回路５４では、書き込むデ
ータが読み出したデータと同じかをチェックしているの
で、同じ書き込みの場合には書き込まないようにするこ
ともできる。こうすれば、無駄な書き込みをせずに時間
を短縮できる。 （６） アドレスマッチ回路６０（図１０参照）

【００９４】このアドレスマッチ回路６０は、データバ
スＢ，信号線Ｓ６１，Ｓ６２を通して指定アドレスが書
き込まれる２つのアドレスマッチレジスタ６１，６２
と、ＰＣプログラムカウンタ３３のコードアドレス信号
とメモリアドレスレジスタ５１のアドレス信号とを選択
する選択回路６３と、この選択回路６３の出力とアドレ
スマッチレジスタ６１の出力とを比較する比較回路６４
と、ＰＣプログラムカウンタ３３の出力とアドレスマッ
チレジスタ６２の出力とを比較する比較回路６５とによ
って構成されている。そして、通常は比較回路６４のみ
を用い、コードフェッチ時には指定アドレスと一致した
かを判定し、２つの指定アドレスが必要な場合には比較
回路６５を用いて２つの指定アドレス範囲内にあるか否
かを判定し、アドレスマッチ割込みを発生する。この割
込み信号は信号線Ｓ７１を介して制御レジスタ回路７０
に与えられる。 （７） 制御レジスタ回路７０（図１１参照）

【００９５】この制御レジスタ回路７０は、外部信号レ
ジスタ７１、プログラムステータスワードレジスタ７
２、カウンタ７３およびモードレジスタ７４などで構成
されている。この外部信号レジスタ７１は割込みやエラ
ーなどの異常状態を記憶し割込みやトラップを発生させ
る機能をもっている。割込み信号としては、信号線Ｓ７
１を通して外部から入力される複数の割込み信号の他、
アドレスマッチ割込み、トレース割込み、スタックオー
バーフロー割込み、浮動少数点無効演算などである。

【００９６】なお、外部信号レジスタ７１は何れかの割
込みを受けたとき、シーケンサ１０のアドレス発生器１
４に信号ＩＮＴを送出するとともに、この割込み発生時
には現在実行中の命令を完了次第、マイクロ番地５にジ
ャンプし、割込みの処理を行う。

【００９７】コードメモリＣＭのパリティエラー、ノー
アンサーエラー、レンジエラーの場合には前記ＩＢレジ
スタ４２から当該外部信号レジスタ７１に与えられて記
憶される。そして、シーケンサ１０のアドレス発生器１
４に信号ＣＤＥＲとして送出し、そのコードを実行する
ときそのコードに対応したマイクロ番地にいくのでな
く、マイクロ番地６にジャンプしエラー処理を行う。こ
のエラー処理は、ＰＣレジスタ３３の番地を読み出して
プログラムカウンタ３１に書き込み、再度エラーが発生
したコードを読み出す。なお、このとき、演算繰り返し
回数が決められており、その範囲内であれば再読み出し
を行うことにより一過性のエラーを回避する。しかも、
後の診断のためにエラー発生番地、エラー内容、エラー
回数、発生時間などを記憶しておく。

【００９８】データメモリＤＭのパリティエラー、ノー
アンサーエラー、レンジエラ−が発生すると、同様に外
部信号レジスタ７１に記憶され、直ちにトラップ信号Ｔ
ＲＡＰを発生し、マイクロ番地４へジャンプする。この
とき、再度データのアクセスを行い、また同時に演算を
進行させないでデータのアクセスする前と同じ状態にす
るため、各種のレジスタが記憶内容を更新しないように
記憶の禁止信号を発生する。そして、シーケンサ１０の
マイクロスタック１３に現在のマイクロ番地を記憶し再
度実行するときに取り出せるようにする。マイクロ番地
４以降ではエラーの発生番地、時間、回数を記憶し、指
定回数以内かをチェックし、指定回数以内であれば再度
データのアクセスを行うために前記マイクロスタック１
３のスタックをポップして読み出しその番地へジャンプ
する。指定回数を越えた場合には一過性のエラーではな
いのでエラーを記憶し必要な処理を行う。

【００９９】次に、前記フログラムステータスワードレ
ジスタ７２は、各種の割込みトラップの許可禁止の指
定、実行に長い時間がかかる命令の場合には途中で割込
みを許可するための命令途中を示す状態表示、前の命令
がプレフィックス命令であることを示す状態表示、タス
クのレベルを示す複数ビットよりなる指定、その他のプ
ログラム状態を表示するビットなどからなり、一部は信
号線Ｓ７２を介して外部へ出力する。

【０１００】また、割込みトラップは、実際にはレジス
タ７２から許可される。また、長時間かかる特別な命令
の場合には命令途中を示す状態表示が立っていると、途
中の状態がレジスタ回路９０のジェネラルレジスタ９１
に格納されているので、それを使って処理を続行する。
このような命令としては、メモリの内容をある番地から
連続して他の番地に移動するようなトランスファ命令が
ある。図１に示すワードアドレスＷＡは１語の中にイン
デックス修飾を含むことができる（タイプ３）が、ビッ
トアドレスの場合には当該ビットアドレスはワード内の
ビット位置まで必要なために４ビット余計に必要にな
る。その結タイプ１のように１語に納めることができな
いので、タイプ２のようにインデックスは別の命令とす
る。タイプ２の命令はタイプ１の直前に位置させるので
プレフィックス命令とも称する。よって、タイプ１のビ
ット命令が読み出されたとき、その直前にタイプ２のイ
ンデックス修飾命令があるかを前記プレフィックス命令
を示す状態表示により判定し処理を行う。

【０１０１】なお、プログラマブルコントローラプログ
ラムは複数のタスクに分割されている。タスクが独立し
た実行単位となっている。タスクはその優先度に応じた
レベルをもち、プログラマブルステータスワードレジス
タ７２に現在実行中のタスクのレベルを保持し、併せて
外部にも出力する。最も優先度が高いもの，つまりレベ
ルが高いのは割込み時に処理するプログラマブルコント
ローラプログラムであり、通常の状態では複数のレベル
を持つ。レベルの高いタスクが要求されると現在実行中
のタスクはレジスタ７２の内容を保存し新しいタスクの
実行に移る。

【０１０２】次に、前記カウンタ７３は、命令実行時に
数をカウントしたり、図５の２３番地のＡＤＤＦ，１の
ように同一命令を繰り返すとき繰返す数をカウントす
る。後者の場合、ＩＢレジスタ４２から繰返し数が指定
されているので、それをカウントする。その他の場合に
は、データバスＢよりカウント数が入力され、カウント
する。

【０１０３】前記モードレジスタ７４は、アドレスマッ
チ回路６０の動作モードの指定、浮動少数点演算の丸め
の有無選択等を行う。また、この制御レジスタ回路７０
には信号ＩＮＴ，ＴＲＡＰを作る制御回路を含んでい
る。 （８） ビット演算回路８０（図１１参照）

【０１０４】このビット演算回路８０は、データメモリ
ＤＭから信号線Ｓ５５を介して読み出したビット状態Ｂ
Ａにより命令に従って図４に示す接点の右側の状態を後
の演算のために保持する１ビット幅で１６ビットの深さ
をもつライトスタック８１と、同様に接点の左側の状態
を保持するレフトスタック８２と、ビット演算結果を保
持するフラグ保持回路８３と、ＳＦＣ用のビット演算結
果を保持するＳＦＣレジスタ８４と、前記ライトスタッ
ク８１，レフトスタック８２，フラグ保持回路８３，Ｓ
ＦＣレジスタ８４などの間でデータの授受を行ってビッ
ト演算を行う論理回路８５とによって構成され、この論
理回路８５の演算結果はＢＯＵＴとしてデータメモリ制
御回路５０を通してデータメモリＤＭに書き込む。

【０１０５】前記フラグ保持回路８３は、ビット出力を
保持する信号ＢＯＵＴ、演算用補助信号ＳＩＦＦ、Ｓ２
ＦＦ、Ｓ３ＦＦ、ビット演算を無効とする信号ＪＦＦ、
ワード演算を無効とするＪＷＦＦ、左母線の状態を示す
マスタコントローラＭＣＦＦなどの状態を記憶するフリ
ップフロップがあり、図３に示すビット演算に利用され
る。前記ＳＦＣレジスタ８４はＳＦＣに使用する８個の
ビット演算用フリップフロップよりなり、論理回路８５
により演算が行われる。 （９） レジスタ回路９０（図１２参照）

【０１０６】このレジスタ回路９０は、ワード演算の途
中経過を保持したり各種のデータを保持する機能を有
し、具体的には３２個の３２ビットレジスタからなりイ
ンデックス修飾時のアドレス計算や各種数値を記憶する
ジェネラルレジスタ９１と、前記スタック８１，８２に
対応するワード用の３２ビットよりなるワードライトス
タック９２およびワードレフトスタック９３とからなる
３種のレジスタが設けられている。これらスタック９２
およびスタック９３はレジスタファイルを使用している
ので、これらスタック９２，スタック９３にはスタック
の位置を指定するスタックポインタ９４，９５が接続さ
れている。

【０１０７】なお、前記３種のレジスタ９１〜９３は６
４個のレジスタからなるレジスタファイルを分割して使
用しているので、例えば最初の４０レジスタはジェネラ
ルレジスタ９１、１６レジスタはワードライトスタック
９２、残りの８レジスタはワードレフトスタック９３と
して使用し、レジスタファイルは同時に２個のリードと
１個のライトを行う３ポート構成とすることができる。
従って、例えばワードライトスタック９２の異なる２ヶ
所を読んで演算し、その結果をワードライトスタック９
２に書き込むという動作をパイプラインを使うことによ
り等価的に１ステップでできる。ワード演算は各スタッ
クに積み上げたデータを演算し、その演算結果をスタッ
クに格納し、最後には外部のメモリに書き込むことにな
る。つまり、各スタック９２，９３間の演算を可能する
ために工夫がこらされている。

【０１０８】因みに、ワードライトスタック９２の使用
例について述べる。ワードライトスタック９２は、スタ
ックトップ（ＷＲＳ）とするとスタックトップより連続
して下位に４個のレジスタすなわち（ＷＲＳ），（ＷＲ
Ｓ−１），（ＷＲＳ−２），（ＷＲＳ−３）が読み出せ
るようにスタックポインタ９４では命令に応じてレジス
タのアドレスをスタックトップのレジスタアドレスより
計算する。そして、その演算結果は現在のスタックトッ
プの上に積み上げるか、つまり（ＷＲＳ＋１）に書く
か、現スタックトップ（ＷＲＳ）のデータを捨ててそこ
に書くか、或いは（ＷＲＳ）、（ＷＲＳ−１）を捨てて
（ＷＲＳ−１）に書くか、（ＷＲＳ）、（ＷＲＳ−
１）、（ＷＲＳ−２）を捨てて（ＷＲＳ−２）に書く
か、以上の４つの何れかが命令に応じて選択される。書
く込む時には、新しいスタックトップのアドレスを計算
し記憶し、次の演算に備える。要するに、常に変化する
スタックトップの位置より選択した４種のレジスタの計
算を行うようにスタックポインタ９４ではアドレスの計
算を行い、信号線を介してワードライトスタック９２に
指示する。

【０１０９】なお、ワードレフトスタック９３は、レジ
スタの数が少なく、用途からリードはスタックトップ
（ＷＬＳ）のみ、ライトはスタックトップ（ＷＬＳ）お
よびスタックトップ（ＷＬＳ＋１）に積み上げかの何れ
かを選択できる。この計算はスタックポインタ９４と同
様にスタックポインタ９５にて行い、その結果を信号線
を介してワードレフトスタック９３に指示する。なお、
ジェネラルレジスタ９１は演算結果や途中経過のデータ
を保持するものとしてスタックの代わりに使用すること
もできる。 （１０） 固定小数点演算回路Ａ０および乗算回路Ｃ０
（図１２参照）

【０１１０】この小数点演算回路Ａ０は、１６ビットお
よび３２ビットの四則演算，シフト操作を行う機能を有
し、乗算時に後記する乗算回路Ｃ０の力を借りながら演
算を実行する。この小数点演算回路Ａ０の特徴の１つは
演算結果がリミッタによりオーバフローを防止するよう
に構成されていることである。オーバフローの場合には
処理時間がかかり、このコントローラの用途である浮動
小数点演算には不向きであるためである。これによって
演算は何時でも一定の処理時間で処理でき、実時間の応
用では応答時間を一定にできる。

【０１１１】この小数点演算回路Ａ０は、具体的にはデ
ータバスＢから送られてくる演算用データをラッチする
ラッチ回路Ａ１，Ａ２、これらラッチ回路Ａ１，Ａ２の
ラッチデータを用いて演算を行う演算部Ａ３、この演算
部Ａ３の演算結果を上下限でリミットするリミッタＡ
４、データバスＢからの演算用データを保持するバレル
シフタＡ５、演算の種類に応じてこれらリミッタＡ４の
出力およびバレルシフタＡ５の出力などを選択する選択
回路Ａ６、この選択回路Ａ６の選択データのうち結局固
定小数点の演算結果を保持するパイプラインレジスタＡ
７およびフラグレジスタＡ８などから構成されている。

【０１１２】前記演算部Ａ３は、加算，減算，絶対値，
補数などの各種の数値演算，論理和，論理積などの論理
演算、除算のための演算などを行う。この除算では引き
放し法により演算を行う。この方法では、前の桁の演算
結果である部分剰余の符号より演算部Ａ３における加算
または減算を決定する。図１２には図示されていない補
助回路では部分剰余の保持，シフト，除算結果の符号の
保持などを行う。一方、バレルシフタＡ５では、論理シ
フト，算術シフト，ローテート（回転）の処理を行う。

【０１１３】一方、乗算回路Ｃ０は、チップサイズを小
さくするために小数点演算回路Ａ０および後記する浮動
小数点演算回路Ｂ０と共用して使用する。従って、前記
選択回路Ａ６はこの切り替えのためにあり、固定小数点
演算回路Ａ０および浮動小数点演算回路Ｂ０を選択する
選択回路Ｃ１，Ｃ２およびこれら選択回路Ｃ１，Ｃ２の
出力を乗算する乗算器Ｃ３からなり、かつ、この乗算器
Ｃ３の出力が固定小数点演算回路Ａ０および浮動小数点
演算回路Ｂ０に送出されている。この乗算器Ｃ３は、固
定小数点演算のために１６ビット×１６ビットの乗算を
行い、３２ビットの積を出力する。浮動小数点では２４
×２４の乗算を行い、２４ビットの積を出力する。

【０１１４】従って、このプログラマブルコントローラ
は、パイプライン方式の処理を行うものであって、前述
したようにパイラインレジスタとしてのバレルシフタＡ
５に演算結果を保持し、次のサイクルで最終目的地へデ
ータを移す。通常はレジスタ回路９０が最終目的地とな
る。つまり、固定小数点演算回路Ａ０から最終目的地ま
での処理時間がパイプラインにより無視できることにな
り等価的に速くなる。実際には最終目的地にデータがな
いにも拘らず、次のマイクロ命令はあたかもデータがあ
るものとしてデータを読み出す。このために最終目的地
の代わりにパイプラインレジスタからデータバスＢへデ
ータを出力する。同様の回路は、浮動小数点回路Ｂ０の
パイプラインレジスタＢ１、データメモリ制御回路５０
のメモリデータリードレジスタ５２の内部のレジスタ等
にもある。

【０１１５】この固定小数点演算回路Ａ０の演算結果の
フラグ信号ＳＡ１はフラグレジスタＡ８に保持する。こ
のフラグレジスタＡ８は浮動小数点演算回路Ｂ０のフラ
グ信号ＳＢ１をも保持する。 （１１） 浮動小数点演算回路Ｂ０（図１２参照）

【０１１６】この浮動小数点演算回路Ｂ０では、加減演
算を行い、さらに加減演算を基本とする比較演算や絶対
値，補数などを行う。乗算は仮数の演算を前記乗算回路
Ｃ０で行い、指数は本回路Ｂ０で実行する。除算も同様
に仮数は固定小数点演算回路Ａ０の固定小数点での除算
演算部分を用いて行い、指数は本回路Ｂ０で実行する。
浮動小数点の演算は前のべたように指数と仮数に分けて
行うものである。

【０１１７】この浮動小数点演算回路Ｂ０は、具体的に
はデータバスＢから送られてくるデータをラッチするラ
ッチ回路Ｂ２，Ｂ３に記憶される。この回路Ｂ０では他
回路とのデータの授受を容易にするためにＩＥＥＥ規格
を用いるが、このときの仮数は最上位のビットが隠され
ているのでこれを復元する。そして、仮数および符号は
仮数を演算する桁合せ回路Ｂ４および乗算回路Ｃ０に与
えられ、さらに指数は指数加減算回路Ｂ５および選択回
路Ｂ６に送られる。また、指数と仮数との二数を比較回
路Ｂ７に供給する。この比較回路Ｂ７は、指数と仮数を
入力し、この二数の絶対値の大小を比較するもので、そ
の比較結果の信号を用いて加減算時に桁合せのためにシ
フトするのが二数のうちどちらかを決定する。

【０１１８】前記指数加減算回路Ｂ５は、加算時または
減算時にシフトする桁数を計算し桁合せ回路Ｂ４に供給
し、また乗算・除算時には積または商の指数を指数の加
算または減算により計算し選択回路Ｂ６に供給する。な
お、加算時または減算時の和または差の指数は絶対値の
大きい方の数の指数であるから、比較回路Ｂ７の結果よ
りも指数加減算回路Ｂ５の出力またはラッチ回路Ｂ２，
Ｂ３の出力を選択する。この選択回路Ｂ６の出力は丸め
正規化補正回路Ｂ８に与えられる。この丸め正規化補正
回路Ｂ８では、仮数の演算結果によるキャリーやボロー
によって指数の増減が出るのでそのための補正、ＩＥＥ
Ｅ規格では指数がバイアスされているのでそのための演
算、仮数の丸めによって生じる指数の補正を行う。そし
て、この出力はパイプラインレジスタＢ１に送られる。

【０１１９】Ｂ９は演算部であって、これは仮数の演算
のうち乗・除算以外の加減算を行う演算では桁合せを行
った後の信号の演算を行い、その結果の信号を選択回路
Ｂ１０を介して丸め正規化回路Ｂ１１に供給する。この
丸め正規化回路Ｂ１１は、最近値の丸めを採用し加算を
行って丸めを実行する。丸めにより、または演算部Ｂ９
の計算の結果正規化のために桁をずらして指数を補正す
る必要があれば、桁のシフトを行い、前記指数の計算の
ために丸め正規化補正回路Ｂ８にも送出する。この丸め
正規化回路Ｂ１１の出力は正規化された数値と符号であ
り、デノーマル数（非正規化数）は零にしてある。一
方、指数の演算結果である丸め正規化補正回路Ｂ８の出
力はＩＥＥＥ規格に準拠するためにバイパスを加えたデ
ータである。これら符号，仮数および指数はパイプライ
ンレジスタＢ１で統合して記憶される。そして、他のパ
イプラインレジスタと同様の機能を有し、データバスＢ
とに送られる。

【０１２０】乗算の場合には、乗算回路Ｃ０から仮数の
積を得た後、選択回路Ｂ１０を介して丸め正規化回路Ｂ
１１および丸め正規化補正回路Ｂ８に送られ、丸めおよ
び正規化を行う。指数は加算を行う。一方、除算の場合
には、仮数の除算を固定小数点演算回路Ａ０で行い、図
示していないが選択回路Ｂ１０に与えて乗算の場合と同
様な処理を処理を行う。指数は減算を行う。

【０１２１】次に、以上のような実施例の動作について
図１３および図１４を参照して説明する。なお、図１３
および図１４は図３〜図７のプログラムの一部の処理状
況をタイムチャートで表した図である。図１３はビット
演算の例であり、図１４は浮動小数点演算の例である。
ｔ１，ｔ２，…はタイミングを示し、０，１，２…はコ
ードメモリＣＭの番地に対応している。この図から明ら
かなように、例えば０番地のコード，つまり命令は各構
成要素で同時に実行されていることを示す。

【０１２２】図１３のビット演算について説明する。プ
ログラムカウンタ３１からコードバスＳ３１を介してコ
ードメモリＣＭに対して０番地を指定し、当該コードメ
モリＣＭの０番地からのコードをコードバスＳ４１を通
して読み出す。ここで、０番地に着目すると、時刻ｔ１
では、プログラムカウンタ３１（ＡＰＣ）が０番地であ
り、この０番地のコードを読んで次の時刻ｔ２ではレジ
スタ４２（ＩＢ）に蓄え、このコードに対応するマイク
ロ命令をマイクロバスＳ１２から読み出す。このとき、
プログラムカウンタ３１（ＡＰＣ）は次の１番地を示
し、コードメモリＣＭに対し１番地を指定し次のコード
を読み出している。このとき、０番地のアドレスはプロ
グラムカウンタ３２（ＢＰＣ）に保持されている。これ
は割込みやアドレスの一致を見るときに実際に実行して
いるコードの番地が必要になるためである。

【０１２３】次に、時刻ｔ３では、読み出したマイクロ
命令によりコードの処理を行う。すなわち、コードの示
すビットアドレス×１をデータバスから読み出す。そし
て、プログラムカウンタ３２（ＢＰＣ）の内容をプログ
ラムカウンタ３３（ＰＣ）へ、レジスタ４２（ＩＢ）の
内容をレジスタＩＲへ移す。

【０１２４】時刻ｔ４では、データメモリＤＭからデー
タバスＳ５１を介して読み出したデータを用いてビット
演算を実行する。マイクロ命令は既に前時刻で使った命
令を記憶しておき、ビット演算回路８０に指令を与え
る。プログラムカウンタ３３（ＰＣ）の内容はプログラ
ムカウンタ３４（ＤＰＣ）へ、レジスタ４３（ＩＲ）の
内容はレジスタ４４（ＩＤ）へ移す。以上のようにして
４つのタイミングステップで基本的な処理が行われ、４
段のパイプライン方式をとる。

【０１２５】次に、時刻ｔ５では、データバスのアクセ
スに遅れがあり、２サイクルでアクセスできた例であ
る。コードメモリＣＭから読み込んだコードはレジスタ
４２（ＩＢ）以下がシフトできないのでレジスタ４１
（ＩＡ）に蓄えられる。

【０１２６】時刻ｔ７，ｔ８では、コードバスのアクセ
スが遅れた例である。新しいコードが入らないので、無
効命令ＮＯＰがレジスタ４２（ＩＢ）に蓄えられる。通
常，以上のようなデータバスおよびコードバスの遅れは
ないので、常に３つのバス（Ｓ１１，Ｓ１２）、（Ｓ３
１，Ｓ４１）、（Ｓ５１，Ｓ５２）がデータを読み書き
する状態を連続させる。

【０１２７】次に、浮動小数点演算（図１４）について
説明する。浮動小数点演算は殆んどの命令が１サイクル
で終わるので、処理的には図１３に近いが、浮動小数点
演算では命令の実行に時間がかかる。２３番地，２５番
地および２７番地の加算，減算および乗算は２サイクル
の時間がかかる。時刻ｔ４からｔ７までは加算を２回行
う。そして、一回の演算には２サイクルかかるので、合
計４サイクルの時間が待たされる。この様子を図で示し
ている。ｔ９，ｔ１０，ｔ１２，ｔ１３も同様である。
２サイクルかかる命令では、マイクロ命令は２つの命令
を読み出して処理する。２３番地のような２回繰返すケ
ースではシーケンサ１０でマイクロスタック１３に開始
番地を記憶しこれを二回目に使用する。従って、以上の
ような実施例の構成によれば、次のような効果を有す
る。 イ．合理的な命令体系のによって構成を簡素化できる。

【０１２８】すなわち、全ての命令は例えば３２ビット
の固定長であり、命令の頻度が多く高速化が強く要求さ
れているビット演算命令の場合にはその１語にオペレー
ションコードとビットアドレスを挿入し、その他のワー
ド単位の各種演算命令にはデータのロード命令，ストア
命令と通常の演算命令とに分け、データのロード，スト
ア命令のみ即値（イミーヂェート）を含む各種のアドレ
シッシングモードを可能とし、通常の演算命令の場合に
は複数のスタックの演算のみとした。この様にすること
により、通常の演算命令は１語の中に多くのビットを必
要とするワードアドレスや即値やインデックスを入れる
必要がなくなり、命令の種類がアドレッシングモードの
種類分必要でなくなる。よって、多数の演算命令を一語
の中に入れることができ、必要とする高機能な命令を多
く収納できる。一方、ハードウェア的には、命令体系が
簡単になり、ひいては論理が簡単となるので、ハードウ
ェアの縮小化と高速化が可能となる。タスクを２種もつ
ことにより、演算のデータを保存し、演算結果を複数に
分岐することにより図形表示とよく対応させることがで
きる。 ロ．ハードウエアの削減および高速化が図れる。

【０１２９】プログラマブルコントローラの主要な構成
回路が１つのチップに集積化でき、これによって内部バ
スＢを介して各構成回路の間で迅速にデータの授受を行
うことができる。データバスＢに乗せられない制御信号
は直接接続される。

【０１３０】従来のコントローラは、複数のチップ間を
接続するのにはバッフアのためのＩＣが必要になり、ハ
ードウェアが多くなる。その結果、接続点が多くできな
いこと、そらに高速化が難しい問題があった。

【０１３１】本発明のコントローラは、内部のデータバ
スＢに共通にビット演算回路８０、固定小数点演算回路
Ａ０、浮動小数点演算回路Ｂ０、レジスタ回路９０を接
続したので、パイプライン構成を作ることができた。ビ
ット演算と固定小数点演算または浮動小数点演算が同時
に行われる比較命令（例えば２つの数を比較しその結果
をビットレジスタへ格納する）のような場合、相互の接
続が時間遅れなく合理的にできる。演算の種類を変更す
る場合でもオーバーヘッドがない。例えば浮動小数点演
算回路Ｂ０は、浮動小数点数を固定小数点に変え、次に
固定小数点演算を行うとき切り替えが遅滞なく行われる
パイプラインレジスタを使うことができる。また、乗算
器Ｃ３を含む乗算回路Ｃ０は回路規模が大きい回路であ
るが、同一チップに入れることにより、固定小数点と浮
動小数点の演算に共用できる。従って、以上のように１
つのチップに殆んどの回路を入れることにより、回路規
模の縮小化はもとより、高速動作およびコスト的に安価
に実現できる。 ハ．命令ステップの節約 通常の演算命令に演算回数を指定することで、同一の演
算を複数繰返し、命令ステップの短縮と図形表現との一
致を図ることができる。 ニ．エラー発生時の再実行

【０１３２】コードメモリＣＭまたはデータメモリＤＭ
にエラーが発生したとき、エラーの発生を検出するのみ
では信頼性のあるプログラマブルコントローラとは言え
ない。つまり、エラーが発生したとき、いままで保存し
ていた演算結果はエラーのデータにより破壊されないこ
と、過度的なエラーであれば再実行により演算が継続で
きることが必要である。コードメモリについては先読み
しているので検出すると割込みは読み出されたコードを
実行中に見つけるので、いままで保持した演算結果を破
壊しないで再実行するのが難しい。

【０１３３】しかし、本発明コントローラは、メモリの
エラー検出時に記憶の更新を禁止する信号を出力するの
で、データが破壊されたり、過度的なエラーの回避を図
ることができる。なお、本発明は上記実施例に限定され
るものではない。

【０１３４】その１つは、レジスタ回路９０の改良であ
って、例えばレベルに応じて複数のレジスタを持つよう
にしてもよい。一般に、割込みが発生したときレジスタ
の内容をセーブする必要があるが、この時間を短縮した
い。短縮すれば応答性が良くなる。タスクはレベルをも
つ。

【０１３５】つまり、プログラマブルコントローラのプ
ログラムは幾つかのタスクに分かれ、しかも割込みタス
ク，高速タスク，中速タスク，低速タスクのように種別
に応じてレベル分けする。同一レベルでないタスクの場
合には優先度がないが、異なるレベルでは前者ほど（つ
まり，割込みタスク，高速タスクの順）優先度が高いの
で、割込みが発生したときや時計割込みにより実行時間
になるとレベルの高いタスクに制御が移り、いままで実
行されていたタスクは中断する。従って、タスクレベル
毎にレジスタ回路９０にあるジェネラルレジスタやスタ
ックを持てば、これらのデータをセーブしたり、或いは
ロードしたりする時間は不必要になる。同一レベル内で
は、タスクが完了したら次のタスクを実行するので、こ
れらの時間は不要である。技術の進歩によりさらに多く
の素子を１つのチップの中に内蔵できるようになるの
で、将来的には容易に実現できる。なお、４レベルのタ
スクがあったとして２組のレジスタを持っても、オーバ
ーヘッドの減少には効果がある。ハードウェアの制限が
ある場合にはこのように複数のレジスタをもつことでも
よい。

【０１３６】従って、この構成によれば、タスク毎にス
タック、ジェネラルレジスタを持つことにより、タスク
の切り替え時間を短縮し、応答性のよいプログラマブル
コントローラを実現できる。

【０１３７】さらに、集積化した中央演算処理ユニット
ＡにマイクロＲＯＭを内蔵することもできる。このマイ
クロＲＯＭは、チップサイズを減らすこと、マイクロプ
ログラムの変更を容易にすることなどから外付けした
が、技術の進歩およびＥＥＰＲＯＭ素子などが容易，か
つ、安価に実現されれば、容易に内蔵可能となるもので
ある。

【０１３８】

【発明の効果】以上説明したように本発明によれば、次
のような種々の効果を奏する。

【０１３９】

【０１４０】請求項１，２の発明によれば、主要回路を
１つのチップに集積化することにより、ビット演算はも
とより、比較的低速とされていたワード演算や浮動小数
点演算もビット演算と同様に高速処理を実現できる。

【０１４１】さらに、請求項３によれば、過度的なエラ
ーの検出時に再演算を実行可能とすることにより、ＲＡ
Ｓ機能を確保できる。また、メモリの割込みや異常に対
して、各構成回路の記憶更新を禁止することにより誤演
算を防止できる。さらに、請求項４の発明では、タスク
の切り替え時間を短縮でき、応答性のよいコントローラ
を実現できる。

【図面の簡単な説明】

【図１】 本発明に係わるプログラマブルコントローラ
に用いる各種演算の命令構成を示す図。

【図２】 本発明に係わるプログラマブルコントローラ
の一実施例を示すハードウェア構成図。

【図３】 本発明によるビット演算を行うためのプログ
ラム例、図形表現と命令語の内容および動作を説明する
図。

【図４】 本発明による数値演算を行うためのデータフ
ロー形式図。

【図５】 図４のデータフロー形式をプログラム的に表
した図。

【図６】 ＩＦ ＴＨＥＮ ＥＬＳＥの演算を行うため
のデータフロー形式およびテキスト形式図。

【図７】 図６のＩＦ ＴＨＥＮ ＥＬＳＥのプログラ
ム図。

【図８】 同じく図６のＩＦ ＴＨＥＮ ＥＬＳＥのプ
ログラム図。

【図９】 図２に示すコントローラの一部を具体的に示
す構成図。

【図１０】 図２に示すコントローラの一部を具体的に
示す構成図。

【図１１】 図２に示すコントローラの一部を具体的に
示す構成図。

【図１２】 図２に示すコントローラの一部を具体的に
示す構成図。

【図１３】 図３のプログラムの一部をタイムチャート
で表した図。

【図１４】 図４および図５のプログラムの一部をタイ
ムチャートで表した図。

【図１５】 従来のプログラマブルコントローラのハー
ド構成図。

【符号の説明】

ＲＯＭ…マイクロプログラムＲＯＭ、ＣＭ…コードメモ
リ、ＤＭ…データメモリ、ＰＩＯ…プロセス入出力回
路、Ａ…中央演算処理ユニット、Ｂ…データバス、１０
…シーケンサ、２０…デコーダ、３０…プログラムカウ
ンタ回路、４０…インストラクションレジスタ回路、５
０…データメモリ制御回路、６０…アドレスマッチ回
路、７０…制御レジスタ回路、８０…ビット演算回路、
９０…レジスタ回路、Ａ０…固定小数点演算回路、Ｂ０
…浮動小数点演算回路、Ｃ０…乗算回路。

フロントページの続き (56)参考文献 特開 昭61−62902（ＪＰ，Ａ) Ｐｉｇｕｅｔ，Ｃ．Ｂｉｎａｒｙ−ｄ ｅｉｓｉｏｎ ａｎｄ ＲＩＳＣ−ｌｉ ｋｅ ｍａｃｈｉｖｅｓ ｆｏｒ ｓｅ ｍｉｃｕｓｔｏｍ ｄｅｓｉｇｎ，Ｍｉ ｃｒｏｐｒｏｃｅｓｓｏｒｓ ａｎｄ Ｍｉｃｒｏ Ｓｙｓｔｅｍｓ，Ｖｏｌ. 14，Ｎｏ．４，1990年５月，ｐ．231− 239 Ｋｎｉｐｐｒ，Ｇ．，Ｕｐｇｒａｃｌ ｉｕｇ ｗｉｔｈ ＲＩＳＣ Ｍｉｃｒ ｏｃｏｎｔｒｏｌｌｅｒｓ，Ｍａｃｈｉ ｎｃ Ｄｅｓｉｇｎ，ｖｏｌ．62，Ｎ ｏ．17，1990年８月23日，ｐ．140，142 山下善臣ほか、プログラマブルコント ローラ専用ＣＰＵの一構成法，電子情報 通信学会論文誌，Ｖｏｌ．Ｊ72−Ｄ− Ｉ，Ｎｏ．８，1989年８月，ｐ．583− 591 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/32 G05B 19/05

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】マイクロ命令を保持するマイクロプログラ
   ムメモリ、命令語として同一ビット長さをもつ１語とし
   て演算処理を実行させる各演算命令を保持するコードメ
   モリ、演算処理用データを保持するデータメモリと、前
   記マイクロプログラムメモリのマイクロ命令およびコー
   ドメモリの各演算命令を用いて前記データメモリに保持
   されている演算処理用データの演算を実行する集積化さ
   れた中央演算処理ユニットとで構成され、前記中央演算
   処理ユニットは、前記マイクロプログラムメモリにアド
   レスを指定し、当該アドレスのマイクロ命令を読み出す
   シーケンサと、このシーケンサによって読み出されたマ
   イクロ命令を解読して各構成回路に動作指令を与えるデ
   コーダと、前記コードメモリに対して実行すべきアドレ
   ス、実行中アドレスおよび実行後のアドレスを保持する
   レジスタを持ったプログラムカウンタ回路と、前記コー
   ドメモリの命令および異常状態を保持する前記プログラ
   ムカウンタ回路のカウンタと対応するレジスタを有する
   インストラクションレジスタ回路と、このインストラク
   ションレジスタ回路から読み出された命令に基づいて前
   記データメモリの演算処理用データを読み書きするデー
   タメモリ制御回路と、前記コードメモリのアドレス又は
   前記データメモリのアドレスを選択して指定された第1
   のアドレスと比較し、前記コードメモリのアドレスと指
   定された第2のアドレスと比較し、指定された前記コー
   ドメモリのアドレスの命令が実行中であるか、または指
   定された前記データメモリのアドレスのデータが使用さ
   れているか、または実行中の前記コードメモリのアドレ
   スが指定された2つのアドレスの範囲内にあるかどうか
   を判定するアドレスマッチ回路と、前記コードメモリや
   データメモリなどから割込みや異常を受け、その状態を
   前記シーケンサその他必要な構成回路に送出する制御レ
   ジスタ回路と、前記コードメモリからの命令に基づいて
   ビット演算を実行し、かつ、その演算結果を保持するビ
   ット演算回路と、ワード演算の途中経過データその他演
   算途中のデータを保持するレジスタ回路と、前記コード
   メモリからの命令に基づき、かつ、共用の乗算回路を用
   いて固定小数点演算，論理演算などを実行する固定小数
   点演算回路および浮動小数点演算回路とを備えたことを
   特徴とするプログラマブルコントローラ。
2. 【請求項２】マイクロ命令を保持するマイクロプログラ
   ムメモリ、命令語として同一ビット長さをもつ１語とし
   て演算処理を実行させる各演算命令を保持するコードメ
   モリ、演算処理用データを保持するデータメモリと、前
   記マイクロプログラムメモリのマイクロ命令およびコー
   ドメモリの各演算命令を用いて前記データメモリに保持
   されている演算処理用データの演算を実行する、マイク
   ロ命令を保持するマイクロプログラムメモリを含んで集
   積化する中央演算処理ユニットとで構成され、前記中央
   演算処理ユニットは、前記マイクロプログラムメモリに
   アドレスを指定し、当該アドレスのマイクロ命令を読み
   出すシーケンサと、このシーケンサによって読み出され
   たマイクロ命令を解読して各構成回路に動作指令を与え
   るデコーダと、前記コードメモリに対して実行すべきア
   ドレス、実行中アドレスおよび実行後のアドレスを保持
   するレジスタを持ったプログラムカウンタ回路と、前記
   コードメモリの命令および異常状態を保持する前記プロ
   グラムカウンタ回路のカウンタと対応するレジスタを有
   するインストラクションレジスタ回路と、このインスト
   ラクションレジスタ回路から読み出された命令に基づい
   て前記データメモリの演算処理用データを読み書きする
   データメモリ制御回路と、前記コードメモリのアドレス
   又は前記データメモリのアドレスを選択して指定された
   第1のアドレスと比較し、前記コードメモリのアドレス
   と指定された第2のアドレスと比較し、指定された前記
   コードメモリのアドレスの命令が実行中であるか、また
   は指定された前記データメモリのアドレスのデータが使
   用されているか、または実行中の前記コードメモリのア
   ドレスが指定された2つのアドレスの範囲内にあるかど
   うかを判定するアドレスマッチ回路と、前記コードメモ
   リやデータメモリなどから割込みや異常を受け、その状
   態を前記シーケンサその他必要な構成回路に送出する制
   御レジスタ回路と、前記コードメモリからの命令に基づ
   いてビット演算を実行し、かつ、その演算結果を保持す
   るビット演算回路と、ワード演算の途中経過データその
   他演算途中のデータを保持するレジスタ回路と、前記コ
   ードメモリからの命令に基づき、かつ、共用の乗算回路
   を用いて固定小数点演算，論理演算などを実行する固定
   小数点演算回路および浮動小数点演算回路とを備えたこ
   とを特徴とするプログラマブルコントローラ。
3. 【請求項３】制御レジスタ回路は、前記コードメモリや
   データメモリなどから割込みや異常を受けると、前記プ
   ログラムカウンタ回路に対して所定の演算繰返し回数内
   で前記コードメモリに対する再読み出しを実行させる手
   段と、前記データメモリの割込みや異常に対し前記シー
   ケンサに各構成回路のレジスタに記憶更新を禁止させる
   手段とを有することを特徴とする請求項１または２記載
   のプログラマブルコントローラ。
4. 【請求項４】レジスタ回路は、ワード演算用スタックお
   よびジェネラルレジスタを複数有し、タスクのレベル切
   り替えに応じてワード演算用スタックおよびジェネラル
   レジスタを切り替えるようにしたことを特徴とする請求
   項１または２記載のプログラマブルコントローラ。