JPS6314379B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は命令を遂行するための制御装置に関す
る。データに関連する命令の実行を制御するため
の電子データ処理システム中の制御装置は一般的
に云つてその命令を一意的に特徴付ける命令コー
ドによつて、電子データ処理システムによつて実
行される命令の組の命令を区別する。

水平プログラミング（マイクロプログラミン
グ）においては、命令フオーマツト中のビツトも
しくはビツト・フイールドが多くの場合に命令の
実行中の動作の直接制御、即ち解読なしの制御に
使用される。

マイクロ命令の組中には基本的には同一である
が、命令の処理ステツプの数だけが異なる多数の
マイクロ命令が存在する。例えば記憶装置からデ
ータをフエツチして、処理のために他のシステム
中の装置に転送する命令である多数のフエツチ命
令が存在する。システム中の他の装置、例えばレ
ジスタもしくはローカル記憶装置に至る途中にお
いて、データは必要とされる場合には中間処理の
ためにさらに他の装置を介した後その宛先である
上記レジスタもしくはローカル記憶装置に指向さ
れる。

データが主記憶装置からローカル記憶装置へ、
追加の処理ステツプを含む長い方の経路に沿つて
転送される場合、例えばアンパツク10進数からパ
ツク10進数への変換を実行する10進機能を経由す
る場合には、この中間処理は追加のサイクルを必
要とする。しかしながら、もし主記憶装置からロ
ーカル記憶装置へ転送されるデータが10進データ
の場合の様な中間処理を必要としない２進データ
である場合には、この命令に対して必要とされる
データは発生元から宛先まで短い方の経路を通つ
て直接伝送される。この事はこれら２つのマイク
ロ命令の設計上の唯一の差異である。

電算機におけるこの構造上の差異は第４図に示
された如き結果となり、例えばデータもしくはア
ドレス情報をローカル記憶装置に記憶する時刻を
制御するローカル記憶装置に対する書込みパルス
WT DLSの発生は回路数を２倍以上にしてはじ
めて可能である。この事は本例では、より短い方
のデータ経路上を転送されるデータに対してサイ
クル時刻Ｔ５である書込みの時刻を制御する
ANDゲート４１とは別に、追加のステツプを含
む経路上において転送される10進データに対して
１サイクル時間後、即ちＴ６における書込みの時
刻を制御するANDゲート４０が存在しなければ
ならない事による。両出力は同様にORゲート４
２を介して伝搬されなければならない。

この型の動作制御はコスト及び信頼性のため
に、特に小型から中型のデータ処理システムに対
して改善を要する。

データ及びクロツク信号に関する伝搬時間の調
節のために必要とされる周知の回路配列は、これ
等の信号が異なる長さの線を通して伝送されるの
でこの問題の解決には貢献しない。なんとなれば
これ等は連続的に動作しており、追加の遅延ユニ
ツトを加えることによつて１伝搬時間の調節を必
要とする場合と必要としない場合を区別しないか
らである。

従つて本発明の目的は例えばデータ流制御ゲー
トのための制御信号を与えるデータ処理システム
の制御部における論理回路の数を減少する事にあ
る。

本発明の利点は制御部の回路の数の減少によつ
て制御部がより安価になり、誤りに対してより信
頼性のあるものとなる点にある。さらにこの様な
制御部の設計は、その構造がより複雑でなくなる
ためより簡単化する。

第１図はデイジタル電子計算機の制御ユニツト
の或るセクシヨンのみならず制御ユニツトとシス
テムの主記憶装置１間の接続素子を示す。

ユーザ・プログラムのマイクロ命令即ち命令は
これ等を制御記憶装置（CS）２５中に存在する
一連のマイクロ命令に分割する事によつて実行さ
れる。一連のマイクロ命令は本実施例の場合は命
令コードOPに対し１つ、並びにローカル又は局
所記憶装置２８に対するアドレスのためのAR及
びDRに対し２つ計３つのフイールドを示した命
令レジスタ１４中に順次読込まれる。フイールド
AR中のアドレスは第１のオペランドのアドレス
であり、アドレスDAは第２のオペランドのアド
レスであり得る。アドレスDAは同時に１つのマ
イクロ命令の２つのオペランドの結合の結果を書
込むべき局所記憶装置アドレスでもあり得る。こ
れ等のアドレスは夫々線３もしくは１３並びに
夫々ゲート１６もしくは１７及び１８を介して局
所記憶装置２８に印加される。ゲート１６及び１
７は図示されていないクロツク信号によつて制御
され、これ等には命令解読器１５が命令コード
OPを解読した後に発生される制御信号が線４及
び５を介して印加される。これ等のクロツク信号
は例えば先ず第１のオペランドのアドレスが、次
いで第２のオペランドのアドレスが局所記憶装置
２８に転送される事を保証する。次いで２つのオ
ペランドが相次いで読出されるが、先ずＡオペラ
ンドが局所記憶装置２８のＡレジスタ（Ａ−
REG）１９に次いでＢオペランドがＢレジスタ
（Ｂ−REG）２０に読出される。ここから２つの
オペランドは演算論理ユニツト（ALU）２１に
送られ、ここで演算もしくは論理機能に従つて結
合される。出力線２３及びORゲート２４を介し
て、結合された結果は局所記憶装置２８中Ｂオペ
ランドのアドレスによつて指定される記憶ロケー
シヨンに再び記憶される。

局所記憶装置２８への情報の書込み、もしくは
これらの読出しは、第１図に示された如く、読取
りの場合は制御信号RD DLS、書込みの場合は
WT DLSによつて制御される局所記憶装置制御
論理装置２８Ｂによつて遂行される。

局所記憶装置２８は同様に主記憶装置１を参照
するアドレスを含んでいる。これ等のアドレスは
線２７、及びゲート２６を介して主記憶装置１の
アドレス・レジスタ（ADR）１Ｃに転送される。
この主記憶装置１は記憶装置配列体（MS）１
Ａ、上述のアドレス・レジスタ１Ｃ及び以下説明
される主記憶装置制御論理装置（MS−CL）１Ｂ
より成る。

記憶装置データ出力バス７を介して、主記憶装
置１から読出されるデータは回路配列体（FAL）
８に達し、ここで語もしくは半語の制限に関し
て、主記憶装置１から読出された構造化されてい
ないデータの夫々のバイト構造もしくはフオーマ
ツト化が生ずる。

構造化のための回路配列体８から、データは命
令解読器１５の出力信号によつて制御線９及び２
を介して制御される２つのゲート１０及び１１に
達する。もしゲート１０を付勢するための線９上
に制御信号が存在する場合には、データはORゲ
ート２４を介して局所記憶装置２８に達する。し
かしながら、もしゲート１１を付勢する線２上に
制御信号が存在する時は、データは例えばこれ等
のデータに対して10進機能（DEF）を実施する
回路配列体１２を介してのみ局所記憶装置に到達
する。

回路配列体１２によつて遂行される10進機能は
例えばアンパツク10進データのパツキング（詰め
込み）であり得る。第７図を参照するにこの10進
機能が概略的に説明されている。この図は上の行
に２つの数Ｘ０，Ｚ０及びＸ１，Ｚ１のアンパツ
ク形UPを示している。この表示には２バイトが
必要とされる。１バイトの第１の半分は数字部Ｘ
のために、第２の半分はゾーン部Ｚに使用されて
いる。

第７図の下の行に示されたパツク形Ｐへの変換
に際し、２つの数字は第１の半分が数字Ｘ０を受
取り、第２の半分が数字Ｘ１を受取る様にして１
バイトに圧縮される。

回路配列体１２中のこのデータ圧縮の後に、デ
ータは同様にORゲート２４を介して局所記憶装
置２８に転送される。アンパツク形からパツク形
への変換は極めて短い時間で十分であり、即ち１
サイクル時間Ｔ以下で十分である。

データがアンパツク形もしくはパツク形のいず
れかで主記憶装置１から局所記憶装置２８へデー
タの転送を行う上述の命令の例は、他のプロセス
が同一の場合でも、その中でデータがアンパツク
からパツク形に変換される１サイクル時間だけ異
なる事を示している。

従つて命令サイクル・カウンタ２２によつて制
御されるマイクロ命令の実行中には問題が存在
し、たとえ他の部分が同じプロセスでも追加の命
令サイクルTiを挿入する必要があり得る。この
様な追加のサイクルは例えば主記憶装置１からフ
エツチされるデータがより長い経路を介してその
宛先、例えば局所記憶装置２８に転送される時に
必要である。

第１図に示されている如く、マイクロ命令の全
サイクル時間CY−Ｔはｎ者択一コード・シフ
ト・レジスタとして設計された１個のサイクル・
カウンタによつて発生される。個々の段５０を通
してサイクルされる時、このサイクル・カウンタ
はサイクル時間T0乃至TL（第３図参照）に対応
する制御信号を発生する。各サイクル時間Tiは
互に重畳しないＡクロツク・パルスＡ−CL及び
Ｂクロツク・パルスＢ−CLなる２つのパルスを
含んでいる（第３図の第１乃至３行参照）。

同様に第３図に示されたる如く、主記憶装置１
から局所記憶装置２８へのデータの記憶は、第３
図の下から３行目に示された書込信号WT DLS
の発生と共にサイクル時間T5に行われ得る。従
つて短経路はサイクル時間T0，T1，T2，T3，
T4及びT5より成る。

10進機能DEFが含まれる場合には、主記憶装
置１からのデータの局所記憶装置２８への記憶は
第３図の最後の行に示された如くサイクル時間
T6の開始時の書込みパルスWT DLSの発生と共
に、サイクル時間T6だけで行われる。従つて長
い経路はサイクル時間T0，T1，T2，T3，T4，
T5及びT6へと延長される。

フリツプフロツプで、サイクル・カウンタを形
成するシフト・レジスタ連鎖へ追加の段を選択的
に挿入するにすれば、上述の２つのマイクロ命令
に対して同じ命令サイクル長で処理できることに
なるのでシステムのデータの流れを制御する制御
信号は何れの場合にも同じ態様で発生されてよい
事になる。上述の如くこの事が本発明の利点であ
る。その経路長を除き等しいマイクロ命令を実行
させるための制御信号を発生するのに適した命令
サイクル・カウンタは第５図に示されている。こ
の様な命令サイクル・カウンタ２２Ａの場合には
命令解読器１５はより複雑でない構造のものとな
る。なんとなれば、例えば上述の型の２つのマイ
クロ命令の場合データ流に対して常に同じ制御信
号を発生すればよいからである。このカウンタは
第１図と関連して説明された実施例のために修正
されている。他の実施例の場合でも、もし必要な
らば同様の修正が容易に可能である。

第５図に示された命令サイクル・カウンタ２２
Ａは一連のフリツプフロツプ５０より成り、その
フリツプフロツプが１つ宛オンになつて行く。オ
ンのフリツプフロツプはその命令サイクル時間
Tiに関連した出力信号を発生する。先行マイク
ロ命令の終りと新しい命令の開始時の間に命令サ
イクル・カウンタ２２Ａは命令解読器１５からの
線５６上のリセツト信号ｒによつてリセツトされ
る。線５８を介してサイクル時間T0を表わす第
１段５０に転送される第１図のクロツク発生器２
９のクロツク信号がこの段を付勢する。次いで第
２のクロツク信号がこの段を脱勢し、後続段を付
勢し、最後に最後のクロツク・パルスがサイクル
時間TLを発生する最後の段を付勢し、最後から
１つ前のサイクル時間TL−１を発生した先行段
を脱勢するに至る。命令サイクル・カウンタ２２
Ａは可変長の命令を処理し得る。即ち或る１命令
サイクルが６つの命令サイクル時間、例えばサイ
クル時間T0乃至T5のみを必要とする場合には、
命令サイクル・カウンタは命令解読器によつて制
御されて、一般形で示すと、サイクル時間T0，
T1，T2，T3，………TL−１及びTLを発生す
る。

命令サイクル・カウンタ２２Ａの特徴は、例え
ばデータを主記憶装置からフエツチしてこれ等を
局所記憶装置に転送するマイクロ命令の簡単な制
御に対して設計された（この制御の中にデータの
アンパツク形からパツク形への変換がおそらく含
まれる）このサイクル・カウンタが要求に応じて
のみ付勢される追加のフリツプフロツプ５４を同
様に含む点にある。このフリツプフロツプは追加
のサイクル時間TZを発生する。夫々の段の出力
線５９はデータの流れ中の種々のゲートに接続さ
れ、ここで種々のサイクル時間は命令解読器１５
の出力信号と組合されて夫々のマイクロ命令の実
行に際し制御動作を遂行する。夫々のサイクル時
間と制御信号、即ち動作解読器１５の出力の組合
せは第１図には詳細には示されていないが、第３
図から納得されよう。

ソースから宛先へのデータの転送経路がより短
いかより長い経路であるかを特徴付ける命令は命
令コードが異なるか、命令コードが同一である場
合には、水平命令フオーマツト中の制御ビツトが
異なる。しかしながらこの差異は命令解読器１５
もしくは命令レジスタ１４から命令サイクル・カ
ウンタ２２Ａへ通過する制御線５７上の信号によ
つて表わされる。

線５７上のこの様な制御信号の欠如はそのデー
タが短い経路上において転送される命令を特徴付
ける。この様な命令は例えば「主記憶装置から２
進値をフエツチしてこれを局所記憶装置に転送せ
よ」において、データは10進機能第１図の回路配
列体１２を通過されない。従つてデータ伝送経路
は１サイクル時間だけ短くなる。線５７上の制御
信号の欠如はゲート５２の付勢を防止し、サイク
ル時間T4のためのフリツプフロツプ及びサイク
ル時間T5のためのフリツプフロツプ間のフリツ
プフロツプの連鎖に追加の素子５４を挿入しな
い。これに代つてゲート５３が反転器５１を介し
て付勢され、サイクル時間T4のためのフリツプ
フロツプからの付勢信号がゲート５３及びORゲ
ート５５を介してサイクル時間T5のためのフリ
ツプフロツプに到達する。

データがソースから宛先への長い経路をカバー
する例えば「10進データをフエツチし、これ等を
パツク形変換し、これ等を局所記憶装置に転送せ
よ」であり得る１命令中におけるが如きマイクロ
命令は線５７上に制御信号を発生して、今度は付
勢されたゲート５２により追加のフリツプフロツ
プ５４が、ORゲート５５を介して、サイクル時
間T4のためのフリツプフロツプ及びサイクル時
間T5のためのフリツプフロツプ間においてフリ
ツプフロツプ連鎖に挿入され得る。付勢信号の直
接経路は反転器５１、及び非付勢のゲート５３を
介してブロツクされる。この様にして、10進デー
タをパツク形に変換するために必要とされる追加
のサイクル時間がより長い経路上のデータ伝搬の
ために発生される。

以下、一般的に上述されたマイクロ命令「主記
憶装置から２進データをフエツチして局所記憶装
置に転送せよ」及び「主記憶装置から10進データ
をフエツチしてこれ等をパツク形に変換し、局所
記憶装置に転送せよ」の実行の手順についてもう
１度詳細に説明する。

先ず第１図中のレジスタを形成する段及びフリ
ツプフロツプは第２図に示されたマスタ・スレー
ブ原理に従つて構成される。これ等のマスタ・ス
レーブはマスタ部Ｍを形成する第１のフリツプフ
ロツプ３０及びスレーブ部Ｓを形成する第２のフ
リツプフロツプ３１より成る。第１のフリツプフ
ロツプ３０は２つの入力を有し、データが一方に
印加され、ＡクロツクＡ−CLが他方に印加され
る。第２のフリツプフロツプ３１も又２入力を有
し、１つは第１のフリツプフロツプ３０の出力に
接続され、第２の入力はＢクロツクＢ−CLに接
続される。第２のフリツプフロツプ３１の出力が
このマスタ・スレーブ・フリツプフロツプの外部
出力である。マスタ・スレーブの第１のフリツプ
フロツプ３０中に記憶されている情報はＢクロツ
クＢ−CLのパルスと共にマスタ・スレーブ・フ
リツプフロツプの出力に到達する。

第３図の第４行に示された如く、Ｂクロツクの
パルスはサイクル時間T0に、命令レジスタ１４
の出力にTR−Ａと記され、サイクル時間T0の切
れる前に安定な信号になる遷移過程信号を開始す
る。残りのサイクル時間T0中、局所記憶装置２
８が読出され、読出された情報である主記憶装置
アドレスが線２７上に供給される。サイクル時間
T1の開始時に、線２７上における信号はすでに
安定している。従つてＡクロツクのパルスと同期
したゲート制御パルスSAがゲート２６をイネー
ブルして、アドレスはこのゲートからアドレス・
レジスタ１Ｃに転送される。従つて予定の信号遷
移過程の後、サイクル時間T1の中央項から先に、
主記憶装置アドレスがアドレス・レジスタ１Ｃの
出力６で利用可能になる（第３図第７行参照）。

命令解読器１５から、読取り動作の実行のため
の開始信号Ｓ−MS−ＲがＢクロツク・パルスの
開始時、サイクル時間T1に線３２を介して主記
憶装置制御論理装置１Ｂに転送される。サイクル
時間T4のＢクロツクのパルスの終りに、主記憶
装置制御論理装置１ｂは線３３を介して命令解読
器１５に対し、主記憶装置１が記憶装置データ出
力バス７を介して転送のためのデータを与え得る
事を知らせる。この信号はMS−Ｄ−Ｒと記さ
れ、第３図の下から６行目に示されている。

第３図は下から５行目に、記憶マトリツクス１
Ａからの読出しの結果として略３サイクル時間の
間、記憶装置データ出力バス７上のデータが不安
定であり、略サイクル時間T4の中頃から再安定
化される事を示している。

今や良好と見做されるデータは回路配列体８を
介して２つのゲート１０及び１１に達し、ここで
計算機処理のために構造化される。構造化された
データがゲート１０及びORゲート２４を介する
短い方の経路に沿つて局所記憶装置２８に転送さ
れるか、もしくは10進機能を実行するためにゲー
ト１１、回路配列体１２、次いでORゲート２４
を介する長い方の経路に沿つて局所記憶装置２８
へ転送されるかは実行されるべき命令に依存す
る。

先ず10進データでなく２進データを仮定する。
これ等は短い方の経路に沿つて局所記憶装置２８
に転送される。サイクル時間T4の終りに向つて、
これ等のデータは第３図の下から第４行目に示さ
れた如く局所記憶装置２８へ書込まれるためOR
ゲート２４の出力に利用可能である。サイクル時
間T5におけるＡクロツクのパルスと同期して、
書込み制御信号WT DLSが発生され、局所記憶
装置制御論理装置２８Ｂに転送される。この書込
み制御パルスによつて、データはORゲート２４
の出力から局所記憶装置２８の記憶装置配列体２
８Ａに転送される。これ等は例えば命令レジスタ
１４中のマイクロ命令のアドレス・フイールド
DA中のアドレスによつて決定される記憶位置中
に書込まれる。このアドレスは予定のサイクル時
間Tiに関連する図示されていない時間制御信号
と組合せて、解読器１５の出力信号によつて制御
されるゲート１７及びORゲート１８を介して局
所記憶装置の記憶装置配列体２８Ａに転送され
る。

もし実行され得る命令が長い経路に沿つてデー
タを転送する命令であるならば、回路配列体８の
出力に構造化されて現われ、アンパツク形で存在
する10進データはゲート１１を介して回路配列体
１２に転送され、回路配列体１２は10進データを
そのアンパツク形からパツク形に変換する。この
追加の処理段により、データは第３図の最後から
１行目に示された如く、１サイクル時間後サイク
ル時間T5の中央からORゲート２４の出力に利用
可能である。局所記憶装置２８のための書込み制
御信号WT DLSは１サイクル時間後にのみ即ち
サイクル時間T6において発生される。これは第
３図の最後の行中に示されている。

もしマイクロ命令の関数として、追加の段が挿
入される様に命令サイクル・カウンタが使用され
るならば、この事はデータの流れを制御するため
にサイクル時間と組合せされる制御信号を発生す
る命令解読器１５の側では、異なる長さの２つの
マイクロ命令の処理に何等特定の準備を必要とし
ないという利点を有する。上述の説明によつて示
されたる如く、局所記憶装置２８のため書込み制
御信号を発生するための時間に関してのみの差異
が存在する。

局所記憶装置２８のための書込み制御信号WT
DLSを発生するための時間のこれ等の差異は同
様に異なる構造の命令サイクル・カウンタ、例え
ばより長いデータ経路に沿うより長いデータ伝搬
に適応させるためにサイクル時間T5を発生する
段に対する正規の計数パルスが抑制されるパル
ス・カウンタの如き命令サイクル・カウンタであ
り得る。この段は計数クロツクの次のパルスによ
つてのみ付勢される事が出来る。

第８図はサイクル時間T4及びT5のための段間
に計数パルスのための抑制回路が挿入された命令
サイクル・カウンタの部分を示す。

命令サイクル・カウンタのこの互換実施例は同
様にサイクル時間Tiを発生するフリツプフロツ
プ５４より成る。各段、例えばサイクル時間T3
を発生する段は先行するANDゲート８０の出力
信号によつて制御される。この信号は線５８を介
して計数用クロツクの１パルスがサイクル時間
T2に対応する信号を発生する先行するフリツプ
フロツプの出力信号と同時に現われる時に現われ
る。

１期間の持続時間、カウンタ・クロツクの１パ
ルスを防止するために電子スイツチSW８９が与
えられる。このスイツチはセツト入力ｓを有する
フリツプフロツプ８３、線５７上のデータ処理シ
ステムの制御ユニツトからの制御信号及び同時に
現われるサイクル時間T4に対応する時間制御信
号によつて付勢されてセツト信号を与える先行す
るANDゲート８２より成る。セツトされたフリ
ツプフロツプ８３の出力信号はは反転器８５中で
反転され、線８６を介して３入力を有するAND
ゲートに転送される。この様にフリツプフロツプ
８３の反転された出力信号はANDゲート８１を
禁止し、他の２入力に印加される信号、即ちクロ
ツク信号及びサイクル時間T4に対応する時間制
御信号を抑圧する。この様に、サイクル時間T5
を発生するフリツプフロツプ５４はセツトされ得
ない。この結果、サイクル時間T4に対応するフ
リツプフロツプのリセツト入力ｒに接続されたサ
イクル時間T5に関連するフリツプフロツプの出
力線によるサイクル時間T4に関連するフリツプ
フロツプのリセツトもあり得ない。線８７上の出
力信号はANDゲート８２の入力に有効に残され
る。しかしながら、セツトされたフリツプフロツ
プ８３の出力信号が線５８及び８８上に到達する
次のクロツク・パルスと共にANDゲート８４及
びリセツト入力ｒを介してフリツプフロツプ８３
をリセツトする時、ANDゲート８１はリセツト
されたフリツプフロツプ８３の反転出力信号によ
つてイネーブルされ、クロツク・パルスが依然オ
ンであるサイクル時間T4に関連するフリツプフ
ロツプの出力信号中に、サイクル時間T5に関連
するフリツプフロツプのセツト入力ｓに到達し
て、このフリツプフロツプをセツトする。この様
にしてこのフリツプフロツプの出力信号はここで
リセツト入力ｒを介してサイクル時間T4に関連
する先行フリツプフロツプをリセツトする。

この様にして、命令サイクル・カウンタはサイ
クル時間T4が来た時に２サイクル時間停止する。
この時間はより長い径路に沿つてデータを転送す
るに十分でありサイクル時間T5と同期して、局
所記憶装置２８に対する書込み制御パルスWL
DLSを発生し得る。

第９図は正規のパルス・カウンタ（CT）９１
及び出力線９３の上の出力信号の種々の可能な組
合せによつて実現されるカウンタの位置を個々の
サイクル時間T0乃至TLへ解読する解読器
（DEF）９２より成る命令サイクル・カウンタ中
でどの様にスイツチ８９が使用されるかを示す。

同一実施例の場合、スイツチ８９は第８図の実
施例中における様に命令サイクル・カウンタに接
続される。ここで抑止信号を供給する出力線８６
はANDゲート９０の入力へ供給される。この
ANDゲート９０は線５８を経てカウンタ・クロ
ツク・パルスが供給されると出力を発生して力ウ
ンタ９１のカウンタ入力Ｚに印加する。もし上述
の如き実施例の場合の如く、カウンタがサイクル
時間T4に２サイクル時間だけ停止されなければ
ならない時には、線５８上の次のカウンタ・パル
スは（カウンタ９１がサイクル時間T4に対応す
る時間位置に到達している時に）禁止された
ANDゲート９０によつてカウンタ９１の入力Ｚ
に到達するのが阻止される。

第８図に関連して説明された如くスイツチがリ
セツトされる時、カウンタ・クロツクの１つおい
て次のパルスはカウンタ９１を１計数だけ停止で
き、カウンタ９１は夫々の時間においてサイクル
時間T5を発生し得る。

深しい命令サイクル・カウンタの効率は第４図
及び第６図を比較する事によつて明らかにされよ
う。第４図は通常の如くして書込み制御信号WT
DLSを発生する命令実行制御装置の部分を示す。
２つのANDゲート４０及び４１並びにORゲート
４２がこの目的のために与えられ得る。マイクロ
命令「主記憶装置からの２進データをフエツチし
て局所記憶装置に転送せよ」を実行するために
は、一般的にデータを主記憶装置からフエツチし
て、これを局所記憶装置に転送されるマイクロ命
令を動作させる制御信号Ｆが必要とされる。さら
に、10進機能DEFによつて処理される必要のな
い２進データが含まれる事を示す信号、サ
イクル時間T5に関連された信号のみならず、最
後にＡクロツクのパルスが必要とされる。これ等
のANDゲート４１の４つの入力信号が同時に印
加される時、このゲートが導通状態にあり、局所
記憶装置のために書込制御信号WT DLSを発生
する。

しかしながら、もしマイクロ命令「主記憶装置
から10進データをフエツチし、これ等をパツク形
に変換して局所記憶装置に転送せよ」が存在する
時には機能信号Ｆ、10進機能DEFが遂行される
べき事を示す信号DEC、サイクル時間T6に関連
する信号及びＡクロツクＡ−CLのクロツク・パ
ルスが必要とされる。もしANDゲート４０にお
いてこれ等の入力信号が一致すると、このゲート
が開き、ORゲート４２を介して局所記憶装置の
ための書込み制御信号WT DLSが発生する。

しかしながら新しい命令サイクル・カウンタが
使用されるならば、唯一のANDゲート６０が書
込み制御信号WT DLSを発生するために使用さ
れる。このゲートは唯３つの入力信号、即ち共に
上述のマイクロ命令を特徴付ける信号Ｆ、サイク
ル時間T5に関連する信号及び最後にＡクロツク
Ａ−CLのパルスを必要とする。これ等の信号の
一致はANDゲート６０を開き、上記の書込み信
号を発生する。

本明細書に説明された実施例は同様に他の実質
的同一のマイクロ命令に適用され得る。この様に
電子データ処理システムの制御部分は簡単化さ
れ、特に低効率のデータ処理システムのコストを
減少し、信頼性を増大する。

【図面の簡単な説明】

第１図は電子データ処理システムのブロツク回
路図である。１……主記憶装置、１２……10進機
能回路配列体、１４……命令レジスタ、１５……
命令解読器、２１……ALU、２２……命令サイ
クル・カウンタ、２５……制御記憶装置、２８…
…局所記憶装置、２９……クロツク発生装置。第
２図はマスタ・スレーブ原理に従つたフリツプフ
ロツプ構造体の基本的表示である。第３図は第１
図に従うデータ処理システム中での命令の実行時
における過程を説明したパルス時間図である。第
４図及び第６図はデータ流制御信号を発生するた
めの論理回路の基本的表示である。第５図、第８
図及び第９図は第１図に従うデータ処理システム
中で使用される本発明に従う命令サイクル・カウ
ンタのブロツク図である。第７図はアンパツク形
及びパツク形の10進数字の基本表示である。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶装置と、付加的処理装置を介する経路
   または付加的処理装置を介さない経路を経由して
   選択的に上記主記憶装置に接続される局所記憶装
   置と、命令解読器と、上記命令解読器に接続され
   各マシンサイクルのための時間制御パルスを発生
   するための一連のパルス段を有する命令サイク
   ル・カウンタとを含む命令実行制御装置であつ
   て、 上記主記憶装置から上記局所記憶装置へ転送さ
   れるデータは上記付加的処理装置を介する経路を
   経由すべきものであることを上記命令解読器が通
   報したとき、これに応答して少なくとも一つの追
   加の時間制御パルス段を、上記命令サイクル・カ
   ウンタの段間に挿入する手段と、 上記転送されるデータは上記付加的処理装置を
   介さない経路を経由すべきものであることを上記
   命令解読器が通報したとき、これに応答して上記
   挿入する手段をバイパスするための手段と、 を備えたことを特徴とする命令実行制御装置。