JPS62127941A - 乗算装置におけるシフト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するだめの手段 作用 実施例 発明の効果 〔概要〕 被乗数レジスタ（Ｒ２）と１乗数レジスタ（Ｒ３）と。

該乗数レジスタ（Ｒ３）から取り出したデータをデコー
ドするデコーダ（ＤＥＣＯＤＥ）と、上記デコーダ（Ｄ
ＥＣＯＤＥ）のデコード結果に基づいて、被乗数の倍数
を算出する倍数発生回路（ＭＧ）と、複数段からなる桁
上げ保存加算器（Ｃ５Ａ１、ＣＳＡ２）と１桁上げ先見
加算器（ＣＰＡ）と、該桁上げ先見加算器（ＣＰへ）の
結果の正規化を行う正規化回路（ＰＯＳＴ　５ＦＴ）と
から構成される装置 構があることに着目し、シフトデコーダ（ＳＤＥＣ）と
。

シフト乗数発生手段と，通常の乗数と上記シフト乗数と
の何れかを選択する選択手段と，シフト方向情報によっ
て、桁上げ先見加算器（ＣＰＡ）出力の上位半分か，下
位半分かの何れかを選択する手段とを設けることにより
、該乗算装置において、シフト命令が指示するシフト数
（量）からシフトするのに必要な倍数を求め、求められ
た倍数と，シフト方向情報とによって、被乗数に対する
任意のシフトを行うことができるようにしたものである
。

〔産業上の利用分野〕

本発明は、パイプライン方式で処理される乗算装置にお
けるシフト方式に関する。

最近の計算機システムの普及に伴って、各種の分野にお
いて、大量のデータを該計算機システムで処理するよう
になり、該計算機システムに対する処理能力の向上が益
々要求されるようになってきた。

従来から、該計算機システムの処理能力を向上させる手
段の一つとして、大量のデータを演算パイプラインに順
次投入することにより、同時に複数個のデルタを演算す
る、所謂パイプライン方式がよく知られている。

このパイプライン処理において、更に複数個の演算パイ
プライン、例えば、加算パイプライン。

乗算パイプライン，除算パイプライン等を設けて、同時
に複数個の演算を並列に実行させることにより、該計算
機システムの処理能力をより向上させることが行われて
いる。

この場合、シフト命令は上記加算パイプラインでの浮動
小数点演算機構に既に備えられている、桁合わせの為の
右シフト機能と，正規化処理の為の左シフト機能を使用
して、該加算パイプラインで実行させるのが一般的であ
る。

然して、通常のデータ処理においては、加減算命令の使
用頻度が大きいのが普通であるため、シフト命令が発行
された場合には、該シフト命令の実行が待たされること
が多く、該計算機システムの処理能力の向上を妨げる要
因になっていた。

一方、乗算パイプラインには、被乗数に対する倍数発生
機構があることに着目すると、該乗算パイプラインでシ
フト命令を実行することが期待でき、該計算機システム
全体の処理能力を一段と向上させることが可能となる。

〔従来の技術〕

第５図は通常のパイプライン方式による乗算方式の一例
を説明する図である。

本図においては、説明の便宜上、固定小数点の乗算方式
を主体にした、前述の乗算パイプラインを構成しており
、ベクトルレジスタ（ＶＲ）　１から連続した乗数、被
乗数が当該乗算装置に投入されることにより、該ベクト
ルデータに対する乗算がパイプライン方式で実行される
。

先ず、ベクトルレジスタ（ＶＲ）　１から読み出された
被乗数データと９乗数データとが、それぞれ被乗数レジ
スタ（Ｒ２）　ｌａと乗数レジスタ（Ｒ３）　ｌｂに入
力される。

この時、例えば、４バイトの固定小数点乗算を行う場合
には、８バイト幅の上記レジスタ（Ｒ２）　１ａ、　（
Ｒ３）　ｌｂのそれぞれにおいて、上位４バイトに有効
データが設定され（斜線で示す）、下位の４バイトには
°０゛が設定され、被乗数データはレジスタ（ＣＡＮＤ
）　２ａに移される。

該乗数データが設定されたレジスタ（Ｒ３）　ｌｂは、
例えば、２バイト（１６ビツト）×４に分割され、該分
割された２バイトの乗数データはデコーダ（ＤＥＣＯＤ
Ｅ）　３において、公知の「ブース（ＢＯＯＴ）１）の
アルゴリズム」に基づいて、６１〜Ｇ９の９種類のシフ
ト制御信号に変換され、被乗数データ（ＣＡＮＤ）　２
ａに対する倍数を倍数レジスタ（ＩＥＲ）　２ｂに設定
して、倍数発生回路（ＭＧ）　４に送出される。

上記デコーダ（ＤＥＣＯ（ＩＥ）　３での変換動作の詳
細を、第６図のデコーダ（ＤＥＣＯＤＥ）の動作を説明
する図によって述べる。

上記２バイトの乗数データ（ｔｏ〜■１．）は、図示の
如き変換動作が行われて、Ｇｌ−Ｃ９で示す９種類のシ
フト制御信号に分けられる。

ここで、該デコード値が、０．＋１．＋２．−１．−２
のとき、それぞれ以下の意味を有する。

０：被乗数データ（ＣＡＮＤ）の内容をＯとする。即ち
、被乗数データ（ＣＡＮＤ）　Ｘ　Ｏと同意である。

＋１：被乗数データ（ＣＡＮＤ）をその侭用いる。即ち
、被乗数データ（ＣＡＮＤ）　Ｘ　（＋１）と同意であ
る。

＋２：被乗数データ（ＣＡＮＤ）を１ビツト左シフトし
て用いる。即ち、被乗数データ（ＣＡＮＤ）　Ｘ　（＋
２）と同意である。

−１：被乗数データ（ＣＡＮＤ）の２の補数を用いる。

即ち、被乗数データ（ＣＡＮＤ）　Ｘ　（−１）と同意
である。

−２：被乗数データ（ＣＡＮＤ）の２の補数を１ビツト
左シフトして用いる。即ち、被乗数データ（ＣＡＮ［）
）　Ｘ（−２）と同意である。

又、上記デコード値Ｇｌ、Ｇ２．Ｇ３．・−等は、それ
ぞれ２ビツト宛左にずれた乗数データ（Ｒ３）　ｌｂか
ら変換されたものであるので、それぞれ°×４”の重み
を持っている。

従って、例えば、該乗数が“３゛のとき、即ち、被乗数
データ（ＣＡＮＤ）を３倍するときのシフト量は、該乗
数データ（Ｒ３）　ｌｂの°ＬｓＪ＋ｓ’が“１１’　
のときに得られる倍数であるが、上記デコード値におい
ては、第２図から明らかな如＜　、Ｇｌ＝（−１）、Ｇ
２・（＋１）となっているので、上記の“重み”を考慮
すると、 ４　ｘ　（＋１）＋Ｉ　Ｘ　（−１）＝＋３なる加算を
行うことによって得られることが分かる。

一般に、被乗数データ（ＣＡＮＤ）を、上記６１〜Ｇ９
で示される倍数だけシフト　（ここでの倍数は２の墓乗
となっているのでシフトすることになる）して、桁上げ
保存加算器（Ｃ５Ａ１．２）　５０．５１で加算するこ
とにより、被乗数データ（ＣＡＮＤ）　Ｘ乗数（ＩＥＲ
）の部分積である中間和（ＳＵＮ）と中間キャリ（ＣＡ
ＲＲＹ）を得ることができる。

上記の動作は、倍数発生回路（ＭＧ）　４において、被
乗数データ（ＣＡＮＤ）　２ａをビット対応に、上記Ｇ
１〜Ｇ９で示される倍数だけシフトし、その結果を桁上
げ保存加算器（ＣＳＡＩ）　５０に送出することによっ
て実行される。

第７図は、上記倍数発生回路（ＭＧ）でのシフト動作を
模式的にに示した図である。実際には、被乗数データ（
ＣＡＮＤ）　２ａに対して、上記倍数（Ｇ１〜Ｇ９）で
示される±１．±２，０の何れかが選択されるので、結
果的には、被乗数データの各ビット対応の９つのシフト
データが生成され、次の桁上げ保存加算器（Ｃ３ＡＩ）
　５０に入力される。

このように、乗算装置においては、乗数データをデコー
ドすることによって決まるデコード値（Ｇ１−Ｃ９）だ
け、被乗数データ（ＣＡＮＤ）をシフト　（墓乗倍）す
る機能を備えていると云う特徴がある。

上記桁上げ保存加算器（Ｃ３ＡＩ）　’５０においては
、上記倍数発生回路（ＭＧ）　４で生成された、被乗数
データ（ＣＡＮＤ）　２ａに対する９個の倍数出力（シ
フト出力）をビット対応で加算し、得られたビット対応
の４出力を、次の桁上げ保存加算器（ＣＳＡ２）　５１
に送出する。

桁上げ保存加算器（ＣＳＡ２）　５１においては、上記
乗数データ（Ｒ３）　ｘｂの１つ前の下位桁（２バイト
）によって得られている中間和（ＳＵＭ）　６ｂと、中
間キャリ（ＣＡＲＲＹ）　６ａと共に、上記４出力とを
加算することにより、上記乗数データ（Ｒ３）　ｌｂの
当該桁（２ハイド）に対する中間和（ＳＩＪＭ）　６ｂ
と、中間キャリ（ＣＡＲＲＹ）　６ａ、即ち被乗数デー
タ（ＣＡＮＤ）　ｘ乗数データ（Ｒ３）の部分積を求め
ることができる。

上記、部分積を求める乗算処理を、乗数データ（Ｒ３）
　ｌｂの桁数分（本例では、４桁）繰り返すことにより
、最終積を中間和（ＳＵＭ）　６ｂ、中間キャリ（ＣＡ
ＲＲＹ）　６ａに得ることができる。

このようにして、得られた最終相と最終キャリとを、桁
上げ先見加算器（ＣＰＡ）　７で加算することにより、
最終積を結果レジスタ（ＺＲ）　８に得ることになる。

但し、上記の部分積を求める演算においては、桁上げ保
存加算器（Ｃ５Ａ２）　５１で得られる部分積１０バイ
ト　（即ち、８バイト×２バイト＝１０バイト）の中間
和（ＳＵＭ）　、中間キャリ（ＣＡＲＲＹ）の内、該繰
り返し演算に使用されるのは、上位の８バイトである為
、下位の２バイトが切り捨てられることになる。この切
り捨てられた部分で発生するキャリ成分を保存して、上
記桁上げ先見加算器（ＣＰＡ）　７に入力して補正する
必要があり、この為の演算をスピル加算器（ＳＰＡ）　
１１において行っている。

従って、上記桁上げ先見加算器（ＣＰＡ）　７での演算
においては、中間和（ＳｔｌＭ）　６ｂと、中間キャリ
（ＣＡＲＲＹ）　６ａと、上記スピル加算器（ＳＰＡ）
　１１で生成されたキャリ成分とを加算している。

このようにして、下位桁で発生するキャリ成分を補正す
ることにより、真の乗算結果（８バイト）を結果レジス
タ（ＺＲ）　８に得ることができる。

若し、当該乗算装置が浮動小数点データを扱う場合には
、上記スピル加算器（ＳＰＡ）　１１で生成される最下
位桁の値が、上記結果レジスタ（ＺＲ）　８の最下位桁
に入力されると共に、上記の最終結果において、最上位
桁が°ｏｏｏｏ’であると、該桁は無効桁であるので、
正規化回路（ＰＯＳＴ　５ＦＴ）　９で正規化され、最
終結果レジスタ（Ｒ１）　１０に設定されるが、固定小
数点の場合には、正規化回路（ＰＯＳＴ　５ＦＴ）　９
による正規化動作は行われず、その侭最終結果レジスタ
（Ｒ１）　１０に出力されるように動作する。

第８図は、複数個の演算パイプラインを有する計算機シ
ステムを模式的にに示した図であって、ａは上記乗算パ
イプライン、ｂは加算パイプライン、Ｃは除算パイプラ
インを示している。

このような、複数個の演算パイプラインを備えた計算機
システムにおいては、それぞれの演算パイプラインａ、
ｂ、ｃを効率よく機能させる為に、互いに独立に動作さ
せることにより、加減算処理と、乗算処理と、除算処理
とが並列に実行できると云う特徴がある。

ご発明が解決しようとする問題点〕 然しなから、この従来方式においては、前述のように、
シフト命令は、上記加算パイプラインでしか実行できな
い為、加減算命令の処理が多い通常のデータ処理におい
ては、当該シフト命令が待たされることになり、当該計
算機システムの全体としての処理能力を低下させ、複数
個の演算パイプラインａ、　ｂ、　ｃによる処理能力を
有効に生かし切れていないと云う問題があづた。

本発明は上記従来の欠点に鑑み、上記乗算パイプライン
での演算形態に着目し、シフト命令を実行可能とする乗
算装置を提供することを目的とするものである。

〔問題点を解決するための手段〕

第１図は、本発明の一実施例をプロ、り図で示した図で
ある。

即ち、本発明においては、 （１１被乗数レジスタ（Ｒ２）　ｌａと１乗数レジスタ
（Ｒ３）　１ｂと、該乗数レジスタ（Ｒ３）　ｌｂから
取り出したデータをデコードするデコーダ（ＤＥＣＯＤ
ＩＩり　３と。

上記デコーダ（ＤＨＣＯＤＩｉ）　３のデコード結果に
基づいて、被乗数の倍数を算出する倍数発生回路（ＭＧ
）　４と、複数段からなる桁上げ保存加算器（Ｃ３Ａ１
．ＣＳＡ２）　５０．５１と１桁上げ先見加算器（ＣＰ
＾）７と、該桁上げ先見加算器（ＣＰＡ）　７の結果の
正規化を行う正規化回路（ＰＯＳＴ　５ＦＴ）　９とか
ら構成される装置置において、シフト命令でのシフト量
を保持するレジスタ（Ｄｉ）　１２と，該シフト量をデ
コードするシフトデコーダ（ＳＤＥＣ）　１３と．該デ
コード結果と。

シフトするにあたって別途与えられるシフト方向情報と
から、被乗数をシフトさせる為のシフト量を生成するシ
フト乗数発生手段１４と，該シフト乗数発生手段１４か
らの出力を保持するレジスタ（Ｄ２）　ｌｃと，乗数レ
ジスタ（Ｒ３）　ｌｂとの何れかを一方を選択する第１
の選択回路Ｓ１と，上記桁上げ先見加算器（ＣＰＡ）　
７の全ての出力結果の内、上位半分と，下位半分の内、
上記シフト方向情報によって、何れか一方を選択する第
２の選択回路（Ｓ２）とを設け、上記第２の選択回路（
Ｓ２）からの出力を正規化回路（ＰＯＳＴ　ＳＦＴ）　
９に入力するようにして、被乗数に対するシフト結果を
得るように構成する。

（２）　　上記シフトデコーダ（ＳＤＥＣ）　１３　、
及び該シフトデコーダ（ＳＤＥＣ）　１３の出力結果と
、シフト方向情報とから、被乗数をシフトさせる為の乗
数を発生させる上記シフト乗数発生手段１４は、該シフ
トデコーダ（ＳＤＥＧ）　１３によって出力される情報
を基にして、右シフトの場合には、最上位ビットより降
順に、左シフトの場合には最下位ビ・７トより昇順に、
乗数レジスタ（Ｒ３）　ｌｂに対応したビットを゜‘１
’にすると共に、その他のビットは“Ｏ゛であるデータ
を発生するように構成する。

（３）上記桁上げ先見加算器（ＣＰＡ）　７の全ての出
力結果の内、上位半分と．下位半分を、上記シフト方向
情報によって選択する、上記第２の選択回路Ｓ２は、左
シフトの場合には、下位半分の結果を、右シフトの場合
には、上位半分の結果を出力して、上記正規化回路（Ｐ
ＯＳＴ　ＳＦＴ）　９に入力するように構成する。

（４）上記正規化回路（ＰＯＳＴ　ＳＦＴ）　９におい
ては、被乗数のシフトを行う場合には、正規化動作を抑
止するように構成する。

〔作用〕

即ち、本発明によれば、被乗数レジスタ（Ｒ２）と。

乗数レジスタ（Ｒ３）と、該乗数レジスタ（Ｒ３）から
取り出したデータをデコードするデコーダ（ＤＥＣＯＤ
Ｅ）と、上記デコーダ（ＯＥＣＯＤＥ）のデコード結果
に基づいて、被乗数の倍数を算出する倍数発生回路（Ｍ
Ｇ）と、複数段からなる桁上げ保存加算器（ＣＳＡ１．
ＣＳＡ２）と、桁上げ先見加算器（ＣＰＡ）と、該桁上
げ先見加算器（ＣＰＡ）の結果の正規化を行う正規化回
路（ＰＯＳＴ　ＳＦＴ）とから構成される乗算装置にお
いて、該乗算装置に倍数発生機構があることに着目し、
シフトデコーダ（ＳＤｆ！Ｃ）と、シフト乗数発生手段
と。

乗数と上記シフト乗数との何れがを選択する選択手段と
，シフト方向情報によって、桁上げ先見加算器（ＣＰＡ
）出力の上位半分か，下位半分かの何れかを選択する手
段とを設けることにより、該乗算装置において、シフト
命・令が指示するシフト量からシフトするのに必要な倍
数を求め、該求められた倍数と，シフト方向情報とによ
って、被乗数に対する任意のシフトを行うことができる
ようにしたものであるので、例えば、加減算．乗算，除
算が、それぞれ独立に動作できるパイプライン方式の計
算機システムにおいて、シフトと，加減算との並列動作
を可能とし、該計算機システムの全体としての処理能力
を向上させる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図は、本発明の一実施例をブロック図で示し
た図であり、第２図は左シフトの動作例を模式的に示し
た図であり、第３図は右シフトの動作例を模式的に示し
た図であり、第４図はシフトデコーダ（ＳＤＥＣ）と、
シフト乗数発生手段の具体的な一実施例を示した図であ
り、第１図におけるシフトデコーダ（ＳＤＥＣ）　１３
と、シフト乗数発生手段１４と９乗数と上記シフト乗数
との何れかを選択する第１の選択手段（Ｓ１）と、シフ
ト方向情報によって、桁上げ先見加算器（ＣＰＡ）出力
の上位半分か、下位半分かの何れかを選択する第２の手
段（Ｓ２）とが、本発明を実施するのに必要な機能ブロ
ックである。尚、全図を通して、同じ符号は同じ対象物
を示している。

本発明を実施しても、乗算動作そのものは変わることは
ないので省略し、ここでは、本発明によるシフト動作を
中心にして説明する。

先ず、シフト命令によって、シフト　（数）量と。

シフト方向情報が与えられ、該シフト量（例えば、６ビ
ツト幅）はシフトレジスタ（Ｄｉ）　１２に設定された
後、シフトデコーダ（ＳＤＥＣ）　１３でデコードされ
、ソフト乗数発生手段１４に送出される。

該シフト乗数発生手段１４においては、上記デコードさ
れた情報と、上記シフト方向情報とに基づいて、被乗数
をシフト命令が指示するシフトを行う為のシフト乗数デ
ータ（Ｄ２）　ｌｃを発生する。

該シフト乗数データ（Ｄ’２）　ｌｃと１通常の乗数デ
ータ（Ｒ３）　ｌｂとが、第１の選択手段（Ｓ１）によ
り選択される。即ち、通常の乗算命令実行の場合には、
乗数データ（Ｒ３）　ｌｂを選択し、シフト命令実行の
場合には、上記シフト乗数データ（Ｄ２）　ｌｃを選択
する。

該選択されたシフト乗数データ（Ｄ２）　ｌｃは、被乗
数データ（Ｒ２）　ｌａとの間で通常の乗算動作を行い
、桁上げ先見加算器（ＣＰＡ）　７の出力を結果レジス
タ（ＺＲ）　８に設定する。

そして、該結果レジスタ←ＺＲ）　８の内容は、上記シ
フト方向情報によって、上位半分か、或いは下位半分が
、第２の選択手段（Ｓ２）によって選択され、最終結果
レジスタ（Ｒ１）　１０にシフト結果を得ることができ
る。

上記のシフト動作を具体例について、説明する。

（ａ）左に１ビツトのシフトを行う場合：被乗数データ
（Ｒ２）　：“０００−−−−−−−−−−　０１０１
”シフト量（Ｄｉ）　　　：’０００００１’（即ち、
１ビツトシフト） としたとき、該シフト量（旧）　１２を、シフトデコー
ダ（ＳＤＥＣ）　１３において、’ｏｏｏ−−−−−・
−・−−−−−−−・０１０゛なるデータに変換して、
シフト乗数データ（Ｄ２）　ｌｃとする。

該シフト乗数データ（Ｄ２）　ｌｃはデコーダ（ＤＥＣ
ＯＤＥ）　３において、被乗数データ（Ｒ２）　ｌａか
ら移された被乗数データ（ＣＡＮＤ）　２ａを２１倍、
即ち、ｌビット左シフトするシフト量を倍数レジスタ（
ＩＥＲ）　２ｂに生成して、倍数発生回路（ＭＧ）　４
に送出し、上記被乗数データ（ＣＡＮＤ）　２ａを左に
１ビツトシフトして、桁上げ保存加算器（ＣＳＳｉ２Ｃ
３Ａ２）　５０．５１に送出する。

以下通常の乗算動作が行われることにより、結果として
、当該被乗数データ（ＣＡＮＤ）　２ａを左に１ビツト
シフトした結果を結果レジスタ（ＺＲ）　８に得ること
ができる。

該乗算結果（１６バイト幅）は、左シフトと云うシフト
方向情報によって、下位の８バイトのみが選択手段（Ｓ
２）で選択され出力される。

この出力結果は、シフト動作と云う条件で、正規化回路
（ＰＯ５Ｔ　５ＦＴ）　９での正規化動作は抑止され、
その侭、最終結果レジスタ（Ｒ１）　１０に出力され、
当該シフト動作が終了する。

このときのシフト動作を模式的にに示したものが、第２
図であって、■は上記被乗数データを示し、■はシフト
乗数データを示し、■が最終乗算結果であるシフト結果
を示している。

（ｂ）右に１ビツトのシフトを行う場合：被乗数データ
（Ｒ２）　：　’１０１０−・−・・・−ｏｏｏｏ”シ
フト量（Ｄ１）　　　：’０００００１”　（即ち、１
ビツトシフト） としたとき、該シフト量（Ｄｉ）　１２を、シフトデコ
−ダ（ＳＤＥＣ）　１３において、’　０１０　・−−
−−−−−−−−−−−−０００’なるデータに変換し
て、シフト乗数データ（口２）ＩＣとする。

該シフト乗数データ（Ｄ２）　ｌｃはデコーダ（ＤＥＣ
ＯＤＥ）　３において、被乗数データ（Ｒ２）　ｌａか
ら移された被乗数データ（ＣＡＮＤ）　２ａを２６２倍
、即ち、１ビツト右シフトするシフト量を倍数レジスタ
（ＩＥＲ）　２ｂに生成して、倍数発生回路（ＭＧ）　
４に送出し、上記被乗数データ（ＣＡＮＤ）　２ａを右
に１ビツトシフトし、桁上げ保存加算器（Ｃ５ＡＩ、Ｃ
Ｓ＾２）　５０．５１に送出する。

以下通常の乗算が行われることにより、結果として、当
該被乗数データ（ＣＡＮＤ）　２ａを右に１ビツトシフ
トした結果を結果レジスタ（ＺＲ）　８に得ることがで
きる。

該乗算結果（１６バイト幅）は、右シフトと云うシフト
方向情報によって、上位の８バイトのみが選択手段（Ｓ
２）で選択され出力される。

この出力結果は、シフト動作と云う条件で、正規化回路
（ＰＯＳＴ　５ＦＴ）　９での正規化動作は抑止され、
その侭、最終結果レジスタ（Ｒ１）　１０に出力され、
当該シフト動作が終了する。

このときのシフト動作を模式的にに示したものが、第３
図であって、■は上記被乗数データを示し、■はシフト
乗数データを示し、■が最終乗算結果であるシフト結果
を示している。

上記シフトデコーダ（ＳＤＥＣ）　１３．及びシフト乗
数発生手段１４の具体例を示した図が第４図である。

６ビツトからなるシフト数入力は、該シフトデコーダ（
ＳＤＥＣ）　１３によって、Ｄｏ　−０６３にデコード
され、右シフト、或いは左シフトと云ったシフト方向情
報によって、図示の如くシフト乗数レジスタ（Ｄ２）　
ｌｃに分配されることにより、上記第２図。

第３図の■で示したようなシフト乗数データを発生する
ことができる。

即ち、第４図はシフトデコーダ（ＳＤＩＩＣ）　１３と
、シフト乗数発生手段１４の具体的な一実施例を示して
おり、図中１３は第１図に示されているものと同一のも
のであり、２０−１ないし２０−６はアンド回路、２１
−１ないし２１−３はオア回路を示している。

本図において、右に１ビツトシフトを行う場合について
説明する。

シフト数レジスタ１２からのシフト数入力（６ビツト）
は、’０００００１’として与えられ、シフトデコーダ
（ＳＤＥＣ）　１３によってＤｉ倍信号“‘１’に印加
される。

このとき、シフト方向情報は右シフトであることを示し
ている為、左シフト信号は０゛が印加されている。

従って、アンド回路２０−１．２０−３．２０−５の右
シフト信号が°ｌ゛であり、Ｄｉ倍信号゛１’、Ｄｏ信
号が’Ｏ’、　０２信号〜Ｄ６３信号が“Ｏ゛に印加さ
れているので、該アンド回路２０−１〜２０−６の内、
２０−３の出力のみが“‘１’に印加される。

オア回路２１−１〜２１−３は、アンド回路２０−３の
みが°１°に印加されているので、オア回路２０−２の
出力のみが°ｌ゛に印加されることになる。

このようにして、シフト数発生手段１４によって得られ
たデータは０１０００−・・−・・−・−・・−ｏｏｏ
’となり、シフト乗数レジスタ（Ｄ２）　ＩＣにセット
される。

このように、本発明は、乗算回路が、被乗数データ（Ｃ
ＡＮＤ）に対して乗数（ＩＥＲ）倍する機能、即ち倍数
発生機能があることに着目し、シフト命令が指示するシ
フト量と、シフト方向情報によって、２の墓乗のシフト
乗数を生成して、通常の乗算を実行し、該乗算結果を、
上記シフト方向情報によって、左シフトの場合には下位
半分を、右シフトの場合には上位半分を選択してシフト
結果とするようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明の乗算装置におけ
るシフト方式は、被乗数レジスタ（Ｒ２）と。

乗数レジスタ（Ｒ３）と、該乗数レジスタ（Ｒ３）から
取り出したデータをデコードするデコーダ（ＤＥＣＯＤ
Ｅ）と、上記デコーダ（ＤＥＣＯＤＥ）のデコード結果
に基づいて、被乗数の倍数を算出する倍数発生回路（Ｍ
Ｇ）と、複数段からなる桁上げ保存加算器（ＣＳ＾１．
Ｃ５Ａ２）と１桁上げ先見加算器（ＣＰＡ）と、該桁上
げ先見加算器（ＣＰＡ）の結果の正規化を行う正規化回
路（ＰＯＳＴ　５ＦＴ）とから構成される装置該乗算装
置に倍数発生機構があることに着目し、シフトデコーダ
（ＳＤＥＣ）と、シフト乗数発生手段と。

乗数と上記シフト乗数との何れかを選択する選択手段と
，シフト方向情報によって、桁上げ先見加算器（ＣＰＡ
）出力の上位半分か，下位半分かの何れかを選択する手
段とを設けることにより、該乗算装置において、シフト
命令が指示するシフト量からシフトするのに必要な倍数
を求め、該求められた倍数と，シフト方向情報とによっ
て、被乗数に対する任意のシフトを行うことができるよ
うにしたものであるので、例えば、加減算，乗算，除算
が、それぞれ独立に動作できるパイプライン方式の計算
機システムにおいて、シフトと，加減算との並列動作を
可能とし、該計算機システムの全体としての処理能力を
向上させる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例をブロック図で示した図。 第２図は本発明による左シフトの動作例を模式的に示し
た図。 第３図は本発明による右シフトの動作例を模式的に示し
た図。 第４図はシフトデコーダ（ＳＤＥＧ）と、シフト乗数発
生手段の具体例を示した図。 第５図は通常のパイプライン方式による乗算方式の一例
を説明する図。 第６図はデコーダ（ＤＥＣＯＤＥ）の動作を説明する図
。 第７図は倍数発生回路（ＭＧ）でのシフト動作を模式的
にｌ示した図。 第８図は複数個の演算パイプラインを有する計算機シス
テムを模式的にに示した図。 である。 図面において、 １はベクトルレジスタ（ＶＲ）。 ｌａは被乗数レジスタ（Ｒ２）　、又は被乗数データ（
Ｒ２）　。 ｌｂは乗数レジスタ（Ｒ３）、又は乗数データ（Ｒ３）
　。 ｌｃはシフト乗数レジスタ（Ｄ２）　、又はシフト乗数
データ（Ｄ２）　。 ２ａは被乗数データ（ＣＡＮＤ）　。 ２ｂは倍数レジスタ（ＩＥＲ）。 ３はデコーダ（ＤＥＣＯＤＥ）、　４は倍数発生回路（
ＭＧ）。 ５０、５１は桁上げ保存加算器（ＣＳＡＩ，　ＣＳＡ２
）　。 ６ａは中間キャリ（ＣＡＲＲＹ）　、６ｂは中間和（Ｓ
ＵＭ）　。 ７は桁上げ先見加算器（ＣＰＡ）。 ８は結果レジスタ（ＺＲ）。 ９は正規化回路（ＰＯＳＴ　ＳＦＴ）。 １０は最終結果レジスタ（Ｒ１）。 １１はスピル加算器（ＳＰＡ）。 ｌ２はシフト量（数）レジスタ（Ｄ））。 １３はシフトデコーダ（ＳＤＥＣ）　。 １４はシフト乗数発生手段。 ２０−１ないし２０−６はアンド回路。 ２１−１ないし２１−３はオア回路。 Ｓｌは第１の選択手段．　　Ｓ２は第２の選択手段。 ａは乗算パイプライン，ｂは加算パイプライン。 Ｃは除算パイプライン。 ■は被乗数データ，　　■はシフト乗数データ。 ■はシフト結果データ。 をそれぞれ示す。 ヂつ−９”（ＤＥＣＯＤビ商劾摺と覧朗する０秦　乙　
２ 弁ε　割

Claims (4)

【特許請求の範囲】
1. （１）被乗数レジスタ（Ｒ２）（１ａ）と、乗数レジス
   タ（Ｒ３）（１ｂ）と、該乗数レジスタ（Ｒ３）（１ｂ
   ）から取り出したデータをデコードするデコーダ（ＤＥ
   ＣＯＤＥ）（３）と、上記デコーダ（ＤＥＣＯＤＥ）（
   ３）のデコード結果に基づいて、被乗数の倍数を算出す
   る倍数発生回路（ＭＧ）（４）と、複数段からなる桁上
   げ保存加算器（ＣＳＡ１、ＣＳＡ２）（５０、５１）と
   、桁上げ先見加算器（ＣＰＡ）（７）と、該桁上げ先見
   加算器（ＣＰＡ）（７）の結果の正規化を行う正規化回
   路（ＰＯＳＴ　ＳＦＴ）（９）とから構成される乗算装
   置において、 シフト数を保持するレジスタ（Ｄ１）（１２）と、該シ
   フト数をデコードするシフトデコーダ（ＳＤＥＣ）（１
   ３）と、該デコード結果と、シフトするにあたって別途
   与えられるシフト方向情報とから、被乗数をシフトさせ
   る為のシフト量を生成するシフト乗数発生手段（１４）
   と、 該シフト乗数発生手段（１４）からの出力を保持するレ
   ジスタ（Ｄ２）（１ｃ）と、乗数レジスタ（Ｒ３）（１
   ｂ）との何れか一方を選択する第１の選択回路（Ｓ１）
   と、上記桁上げ先見加算器（ＣＰＡ）（７）の全ての出
   力結果の内、上位半分と、下位半分の内、上記シフト方
   向情報によって、何れか一方を選択する第２の選択回路
   （Ｓ２）とを設け、 上記第２の選択回路（Ｓ２）からの出力を正規化回路（
   ＰＯＳＴ　ＳＦＴ）（９）に入力するようにして、被乗
   数に対するシフト結果を得るようにしたことを特徴とす
   る乗算装置におけるシフト方式。
2. （２）上記シフトデコーダ（ＳＤＥＣ）（１３）、及び
   該シフトデコーダ（ＳＤＥＣ）（１３）の出力結果と、
   シフト方向情報とから、被乗数をシフトさせる為の乗数
   を発生させる上記シフト乗数発生手段（１４）は、該シ
   フトデコーダ（ＳＤＥＣ）（１３）によって出力される
   情報を基にして、右シフトの場合には、最上位ビットよ
   り降順に、左シフトの場合には最下位ビットより昇順に
   、乗数レジスタ（Ｒ３）（１ｂ）に対応したビットを‘
   １’にすると共に、その他のビットは‘０’であるデー
   タを発生するようにしたことを特徴とする特許請求の範
   囲第１項に記載の乗算装置におけるシフト方式。
3. （３）上記桁上げ先見加算器（ＣＰＡ）（７）の全ての
   出力結果の内、上位半分と、下位半分を、上記シフト方
   向情報によって選択する、上記第２の選択回路（Ｓ２）
   は、左シフトの場合には、下位半分の結果を、右シフト
   の場合には、上位半分の結果を出力して、上記正規化回
   路（ＰＯＳＴ　ＳＦＴ）（９）に入力するようにしたこ
   とを特徴とする特許請求の範囲第１項、又は第２項に記
   載の乗算装置におけるシフト方式。
4. （４）上記正規化回路（ＰＯＳＴ　ＳＦＴ）（９）にお
   いては、被乗数のシフトを行う場合には、正規化動作を
   抑止するようにしたことを特徴とする特許請求の範囲第
   １項、第２項、第３項の何れかに記載の乗算装置におけ
   るシフト方式。