JPH07325704A

JPH07325704A - 多重ビット・シフト装置，それを用いるデータ・プロセッサおよびその方法

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Publication number: JPH07325704A
Application number: JP7148358A
Authority: JP
Inventors: Joseph P Gergen; ジョセフ・ピー・ガーゲン; Kin K Chau-Lee; キン・キ・チャウ−リー
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1994-05-26
Filing date: 1995-05-24
Publication date: 1995-12-12
Anticipated expiration: 2021-03-22
Also published as: US5442576A; KR100365059B1; KR950033803A; JP3756967B2; CN1120696A; EP0685787A1; CN1145877C

Abstract

(57)【要約】（修正有）【目的】桁送り機能を有する演算回路が提供される。【構成】データ・プロセッサの多重ビット・シフト装
置５０は通常の掛算演算に用いる改良形ブースの再符号
化掛算器などの掛算器５５を有する。多重ビット・シフ
ト装置５０は、また、掛算器５５を用いてプログラミン
グ可能な左および右シフトを実行して回路面積を節約す
る。シフト演算中は、リマッピング回路５４がシフト回
数を受信し、シフト方向に従ってシフト回数をリマップ
して、リマップ済み信号を提供する。掛算器５５は、そ
の入力においてシフト・オペランドとリマップ済み信号
の両方を受信する。掛算器５５は、その出力に第１シフ
ト結果を提供する。ある実施例においては、出力シフタ
５７がシフト方向により選択的に一定量だけ第１シフト
結果をシフトさせ、第２シフト結果を提供する。第２シ
フト結果には、共通ビット位置に左シフトと右シフトの
両方の出力が含まれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般にデータ処理シス
テムに関し、さらに詳しくは、シフト（桁送り）機能を
もつ演算回路に関する。

【０００２】

【従来の技術および発明が解決しようとする課題】デー
タ・プロセッサは、その命令セットを実行するために種
々のシフト演算を必要とする。シフト演算には、左シフ
ト，右シフトおよび回転がある。シフトは、算術的な場
合と論理的な場合とがあり、それによってオペランドの
いずれかの端にあるビットがどのように処理されるかが
決まる。各シフトまたは回転演算は、可変シフト量を有
する。どのビットが特定のビット位置にシフトするか
は、シフト演算の種類によって決まる。あるオペランド
にシフトと回転演算を組み込むために回路構成を設計す
る際には、どちらかを妥協しなければならないのが普通
である。演算を実行するために回路構成に用いられる集
積回路の面積が、演算性能に影響を及ぼし、性能は演算
を完了するためのクロック数で測る。

【０００３】ある例では、バレル・シフタ（barrel shi
fter）が、あるオペランドについて全マトリクスの演算
を実行する。たとえば、このバレル・シフタが３２ビッ
ト幅であるとすると、３２ビットのそれぞれが他の３１
ビットのそれぞれに選択的に直接結合される。ある演算
に関してどのビット群が結合するかは、実行される演算
のシフト量と方向によって決まる。バレル・シフタは、
シフタの性能を最大にするが、消費スペースも最大であ
る。別の極端な例では、簡単なシフタが、一度に１つの
ビットしかシフトしない。より多くの量のシフトを実行
するには、指定された量に達するまで制御部が連続して
１ビットのシフト演算を用いなければならない。このよ
うなシフタは、バレル・シフタよりはるかに少ない面積
しかとらないが、性能は大幅に劣る。米国特許第５，０
９９，４４５号においてChas F.StudorおよびRobert Sk
ruhakが中間的なシフタを開示している。このシフタ
は、左シフトおよび右シフトを１ビットずつ行うだけで
なく、任意の数、たとえば４ビットずつ行って、寸法と
速度との折り合いをつけている。しかし、面積と速度が
両立しないことは、データ・プロセッサ設計の大きな問
題として残っている。G. Wolrich他は、「Apparatus an
d Method for Performing a Shift Operation in a Mul
tiplier Array Circuit 」と題した米国特許第４，８８
７，２３２号において、加算または減算前に浮動小数点
システムのオペランドを調整するシフト装置を開示して
いる。Wolrich 他は、既存のアレイ掛算器を利用して、
バレル・シフタなどの追加のシフタを用いずに浮動小数
点演算に必要とされる速度で、このデノーマリゼーショ
ン・シフトを実行する。Wolrich 他により開示された装
置は、デノーマリゼーション・シフトにしか用いられな
いので、右シフトをプログラミング可能に実行するに過
ぎない。しかし、消費する回路面積が非常に小さく、し
かも必要とされるすべての演算を実行することのできる
シフト装置が必要とされる。

【０００４】

【発明を解決する方法】従って、本発明は、１つの形態
では第１および第２レジスタ，リマッピング（再配置）
回路および掛算器によって構成される多重ビット・シフ
ト装置を提供する。第１レジスタは第１オペランドを受
信し、第２レジスタが第２オペランドを受信する。リマ
ッピング回路は、第２レジスタに結合された入力と、シ
フト方向信号を受信する第１制御入力と、モード信号を
受信する第２制御入力と、出力とを有する。リマッピン
グ回路は、掛算演算またはシフト演算を示すモード信号
に応答して、その出力にそれぞれ第２オペランドまたは
リマップ済み信号のいずれかを選択的に提供する。リマ
ップ済み信号は、シフト方向信号の決定に従って第２オ
ペランドから解読される。掛算器は、第１レジスタに結
合された第１入力と、リマッピング回路の出力に結合さ
れた第２入力と、その第１および第２入力の積を提供す
る出力とを有する。この積は、掛算演算中の第１および
第２オペランドの積、またはシフト演算中の第１オペラ
ンドとリマップ済み信号の積に等しい第１シフト結果の
いずれかである。

【０００５】本発明は、別の形態で、多重ビット・シフ
ト装置を有するデータ・プロセッサを提供する。このデ
ータ・プロセッサは、アドレスおよびデータ経路と、命
令デコーダと、演算論理ユニットとを有する。命令デコ
ーダは、命令を取り込むためのアドレスおよびデータ経
路に結合され、シフトおよび掛算命令を含む複数の命令
に応答して複数の制御信号を提供する。命令デコーダ
は、シフト命令に応答して実行するシフト演算か、また
は掛算命令に応答して実行する掛算演算のいずれかを示
すモード信号を提供する。命令デコーダは、また、シフ
ト命令に応答してシフト方向信号も提供する。演算論理
ユニットは、命令デコーダに結合され、第１および第２
レジスタと、リマッピング回路と、掛算器とを有する。
第１レジスタは第１オペランドを受信し、第２レジスタ
が第２オペランドを受信する。リマッピング回路は、第
２レジスタに結合された入力と、シフト方向信号を受信
する第１制御入力と、モード信号を受信する第２制御入
力と、出力とを有する。リマッピング回路は、掛算演算
またはシフト演算を示すモード信号に応答して、その出
力にそれぞれ第２オペランドまたはリマップ済み信号の
いずれかを選択的に提供する。リマップ済み信号は、シ
フト方向信号の決定に従って第２オペランドから解読さ
れる。掛算器は、第１レジスタに結合された第１入力
と、リマッピング回路の出力に結合された第２入力と、
その第１および第２入力の積を提供する出力とを有す
る。この積は、掛算演算中の第１および第２オペランド
の積、またはシフト演算中の第１オペランドとリマップ
済み信号の積に等しい第１シフト結果のいずれかであ
る。

【０００６】さらに別の形態で、本発明は多重ビット・
シフト方法を提供する。シフトされるオペランドが第１
オペランドとして受信され、シフト回数が第２オペラン
ドとして受信される。シフト回数は、シフト方向信号の
決定に従ってリマップされて、リマップ済み信号とな
る。リマップ済み信号は、シフト方向信号の決定に従っ
てシフト回数から解読される。シフトされるオペランド
が掛算器の第１入力に送られる。リマップ済み信号は掛
算器の第２入力に送られる。掛算器の出力は、第１シフ
ト結果として提供される。

【０００７】これらとその他の特徴および利点は、以下
の詳細な説明と添付の図面とによって、さらに明確に理
解頂けるだろう。

【０００８】

【実施例】図１は、従来の技術による演算論理ユニット
（ＡＬＵ）２０のブロック図である。ＡＬＵ２０は、オ
ペランドを格納するレジスタ２１，２２を有する。ＡＬ
Ｕ２０は、掛算命令中にこの２つのオペランドを受信す
るアレイ掛算器２３を有する。この２つのオペランドが
掛算器２３に提示されると、それぞれ「乗数（MULTIPLI
ER）」と「被乗数（MULTIPLICAND）」と標識が付けられ
る。アレイ掛算器２３は、改良形ブースの掛算器（modi
fied Booth's multiplier ），ウォレス・ツリー（Wall
ace Tree）などの従来のアレイ掛算器である。改良形ブ
ースの掛算器の場合には、一連の改良形ブースの再符号
化装置（recoder ）（図示せず）が対応する３個の乗数
ビットのグループを受信し、それを再符号化してアレイ
掛算器２３のアレイに信号を提供する。次に被乗数信号
がアレイ内のマルチプレクサに送られて、従来の改良型
ブースの再符号化による部分積、すなわち被乗数の０
倍，±１倍および±２倍を選択する。次にマルチプレク
サの出力が総計されて最終和となる。これは乗数と被乗
数との積である。

【０００９】アレイ掛算器２３は、この積を出力信号と
して累積加算器（accumulation adder）２４に送る。累
積加算器２４は、前の和を受け取り、それを積に加算し
て、その和を出力としてレジスタ２５に送る。レジスタ
２５は読み書きレジスタで、累積加算器２４の入力に接
続される出力を有する。これによりＡＬＵ２０は、掛算
および累積（ＭＡＣ：multiply and accumulate ）命令
を行うことができる。ＡＬＵ２０には、シフト命令を実
行するためのバレル・シフタ２６も含まれる。バレル・
シフタ２６は、レジスタ２１の出力に接続され、「シフ
ト・オペランド（SHIFT OPERAND ）」と標識がついた数
量を受信する第１入力と、レジスタ２２の出力に接続さ
れ、「シフト回数（SHIFT COUNT ）」と標識がついた数
量を受信する第２入力と、その出力として「シフト済み
出力（SHIFTED OUTPUT）」と標識のついた数量を提供す
る出力とを有する。バレル・シフタ２６は、シフト演算
の種類を決定する他の制御信号（図示せず）も受信す
る。

【００１０】バレル・シフタ２６は、シフト・オペラン
ド内の任意のビットをシフト演算の種類とシフト回数と
によって決定される他の任意のビット位置にシフトする
ことができる。バレル・シフタ２６は小さい伝播遅延し
か必要とせず、これはデータ・プロセッサの１クロック
・サイクル以内であるのが普通である。しかし、このよ
うな汎用性を得るために、バレル・シフタ２６には各ビ
ット位置と１つおきのビット位置との間に選択的接続を
形成するトランジスタの大きなアレイが含まれる。これ
は多数のトランジスタを必要とするので、バレル・シフ
タ２６は大量の集積回路面積と、かなりの量の電力とを
消費する。余分な回路面積と電力の経費をかけずにバレ
ル・シフタ２６の高速を実現することが望ましい。

【００１１】図２は、本発明によるデータ・プロセッサ
４０を有するデータ処理システム３０を示す。データ処
理システム３０は、プログラムおよびデータ要素を格納
するメモリ３１を有し、ランダム・アクセス・メモリ
（ＲＡＭ）と不揮発性メモリの両方を有することがあ
る。メモリ３１には、適宜にアドレス，制御およびデー
タ信号をメモリ３１内外に伝える汎用バス３２を通じて
アクセスする。

【００１２】データ・プロセッサ４０は、バス３２を介
してメモリ３１に接続され、一般に命令ラッチ・デコー
ダ４１と、制御レジスタ・ブロック４２と、バス・コン
トローラ４３と、ＡＬＵおよびレジスタ・ブロック５０
−−以下単にＡＬＵ５０と呼ぶ−−とを有する。アドレ
ス発生ユニット（ＡＧＵ），周辺機器などのその他の従
来のデータ・プロセッサ・ブロックは、本発明の理解に
は必要ではなく、当技術では周知のものであるので、図
２では省略されている。バス・コントローラ４３は、制
御信号４４をバス３２に送ることによりメモリ３１に格
納されているプログラムにアクセスする。命令を取り出
す間、制御レジスタ４２が命令取り出しのためのプログ
ラム・カウンタ・アドレスなどのアドレスを双方向信号
線４６を介して提供する。これに応答して、メモリ３１
は、アクセスされたアドレスに格納されているデータ要
素を提供する。命令ラッチ・デコーダ４１は、入力デー
タ経路４５を介してこのデータ要素を受信する。次に命
令ラッチ・デコーダ４１は、この命令を解読して、対応
する制御信号をデータ・プロセッサ４０の他のブロック
に送る。図示される実施例においては、命令ラッチ・デ
コーダ４１は、命令の種類，関与するレジスタ，メモリ
・アドレス・モードなどを決定する選択されたビット・
フィールドを直接的に解読することによって、データ・
プロセッサ４０の命令セットに対応する。他の実施例で
は、命令ラッチ・デコーダ４１は、命令を実行する内部
マイクロコード・ルーチンの開始アドレスを含む命令を
受信することもある。

【００１３】命令ラッチ・デコーダ４１は、受信された
命令を実行するために適切な制御信号を提供する。制御
レジスタ・ブロック４２は、これらの制御信号の１セッ
トを受信する。このブロックには、プログラム・カウン
タなど、データ・プロセッサ４０の制御に用いられるレ
ジスタが含まれる。制御レジスタ・ブロック４２は、バ
ス３２との間にアドレス信号を提供しデータを伝える、
バス３２に対する双方向接続４６を有する。制御レジス
タ・ブロック４２は、制御信号もバス３２に提供する。
バス・コントローラ４３は、命令ラッチ・デコーダ４１
から別のセットの制御信号を受信し、命令の流れにより
命令の取り出し，データの格納および検索などを行うた
めの制御信号４４をバス３２に提供する。ＡＬＵ５０
は、命令ラッチ・デコーダ４１からさらに別のセットの
制御信号を受信し、命令実行のためのレジスタ・セット
を有する。ＡＬＵ５０は、バス３２との間にデータを伝
え、バス３２にアドレスを提供するための、バス３２に
対する接続４７を有する。ＡＬＵ５０は、データ・プロ
セッサ４０の命令セットに対応するために複数の演算を
実行するが、これには加算と、減算と、掛算と、掛算お
よび累積（ＭＡＣ）と、左右のシフト命令が含まれる。
ここでは、左シフトはビットをより上位のビット位置に
移動する演算を意味し、右シフトは、ビットをより下位
のビット位置に移動することを意味する。

【００１４】一般に、データ・プロセッサ４０は、その
命令セットを実行するために必要な回路面積を最小限に
抑えることが望ましい。データ・プロセッサ４０の最大
のブロックの１つはＡＬＵ５０であり、これは命令セッ
トに対応する命令に応答して演算を実行するための専用
ハードウェアを有する。しかし、ＡＬＵ５０は、バレル
・シフタ２６などの専用シフト回路の必要をなくするこ
とによって、図１のＡＬＵ２０よりも小さい面積しか必
要としない。専用シフト回路の必要をなくするために、
命令ラッチ・デコーダ４１は、ＡＬＵ５０内の他の既存
のハードウェア内にある、プログラミング可能な多重ビ
ットの左右シフトを実行するための制御信号をＡＬＵ５
０に提供する。

【００１５】この機能は、図２のＡＬＵ５０の１つの実
施例をブロック図に示す図３を参照すると、さらによく
判る。ＡＬＵおよびレジスタ・ブロック５０には、入力
データを受信する２つの入力レジスタ５１，５２が含ま
れる。入力レジスタ５１は、掛算演算中は「被乗数」と
呼ばれるデータ要素を格納し、シフト演算中は「シフト
・オペランド」と呼ばれるデータ要素を格納する。入力
レジスタ５２は、掛算演算中は「乗数」と呼ばれるデー
タ要素を格納し、シフト演算中は「シフト回数」と呼ば
れるデータ要素を格納する。図示される実施例において
は、ＡＬＵ５０は１６ビットのデータ語で動作するの
で、レジスタ５１，５２はそれぞれ１６ビットのレジス
タである。

【００１６】レジスタ５２の１６ビット出力は、リマッ
ピング回路５４の入力に送られる。リマッピング回路５
４は、「左（LEFT）」，「右（RIGHT ）」，「迂回（BY
PASS）」および「シフト（SHIFT ）」と標識がついた制
御信号に応答して選択的に動作状態になる。信号左，右
は共にシフト方向を示し、ただ１つの信号により表現す
ることもできる。シフト命令に応答して、図２の命令ラ
ッチ・デコーダ４１は、信号左を高論理に能動化して左
シフトを示し、信号右を高論理に能動化して右シフトを
示す。シフト以外の命令では、命令ラッチ・デコーダ４
１は信号迂回を高論理に能動化して、リマッピング回路
５４にリマッピングなしに入力を出力に伝えさせる、す
なわちリマッピング機能を迂回させる。シフト命令中
は、信号迂回は低論理で非能動になる。このように、信
号迂回はＡＬＵ５０の動作モードを示す。リマッピング
回路５４は、シフト命令中にシフト回数がゼロに等しく
なる条件の検出も行い、この条件を検出するとそれに応
答して「シフト０」と標識のついた出力信号を提供す
る。

【００１７】掛算器５５は、１６ｘ１６アレイ掛算器で
ある。特に、掛算器５５は改良形ブースの掛算器で、桁
上げ／セーブ（carry/save）加算器ツリーを通じて部分
積を総計する。しかし、ウォレス・ツリーを通じて部分
積を総計する掛算器など、他の種類のアレイ掛算器も可
能である。重要なことは、掛算器５５が相対的に高速で
あることである。図示される例では、掛算器５５はデー
タ処理システム３０の１クロック・サイクル内で、第１
入力と第２入力の積を提供する。掛算器５５は、レジス
タ５１の出力端子に結合された１６ビット被乗数入力端
子と、リマッピング回路５４の出力端子に結合された１
６ビット乗数入力端子と、信号シフト０のための制御入
力端子と、乗数および被乗数入力の積を提供する３２ビ
ット出力端子とを有する。

【００１８】信号シフト０は、次のようにして、掛算器
５５に被乗数入力を３２ビット出力端子に伝えさせる。
２個の１６ビットの２の補数を掛算するとその直接的な
結果は、２個の符号ビットと３０個の仮数ビットをもつ
３２ビットの数である。しかし、掛算器５５は、最上位
ビット位置に１つの符号ビットしかもたず、その後に３
０個の仮数ビットが続き、最下位ビット位置にゼロをも
つ。そのため、信号シフト０に応答して、被乗数入力の
１６個のビットは、ビット０がゼロに設定されてビット
位置１６：１に整合される。

【００１９】図示されるデータ・プロセッサは、デジタ
ル信号プロセッサ（ＤＳＰ：digital signal processo
r）である。有限衝撃応答（ＦＩＲ：finite impulse re
sponse ）フィルタ，無限衝撃応答（ＩＩＲ：infinite
impulse response ）フィルタ，高速フーリエ変換（Ｆ
ＦＴ：fast Fourier Transform）などの信号処理アルゴ
リズムにおいては、ハードウェアを用いて掛算および累
積（ＭＡＣ）を実行する機能をもつことが有用である。
この目的のために、ＡＬＵ５０には、このような命令の
積の総計を効率的に累積する累積加算器５６が含まれ
る。累積加算器５６は、掛算器５５の出力端子に接続さ
れ、第１加算オペランドを受信する３２ビット入力端子
と、第２加算オペランドを受信する第２の４０ビット入
力端子と、加算器の４０ビットの総計を提供する出力端
子とを有する。この総計は、シフト・モードでは第１シ
フト結果を表し、掛算モードでは累積された積（被累積
積）を表す。３２ビットで表すことのできない累積に対
応するために、累積加算器５６は、オーバーフロー（あ
ふれ）に対する保護ビットとして機能する８個の追加ビ
ットを最上位ビット位置に配している。

【００２０】出力シフタ５７は、累積加算器５６の出力
端子に接続された４０ビット入力端子と、信号左，シフ
トおよびシフト０を受信する制御入力端子と、掛算また
はＭＡＣ演算の場合は「被累積積（ACCUMULATED PRODUC
T ）」と標識のついたデータ要素を提供するか、あるい
はシフト演算中は「シフト結果（SHIFT RESULT）」と標
識のついた第２シフト結果を提供する４０ビット出力端
子とを有する。レジスタ５８は、出力シフタ５７の出力
端子に接続された入力端子と、累積加算器５６の第２入
力端子に接続された出力端子とを有する。図３では、図
２のバス３２に対するその他の接続部を省いてある。本
発明によるシフト演算中は、累積加算器５６の出力のビ
ット３１〜１６が右シフトの結果を格納し、ビット１５
〜０が左シフトの結果を格納する。出力シフタ５７は、
さらに、固定１５ビットの左シフトを実行して、シフト
結果を通常の位置、すなわちレジスタ５８のビット３
１：１６に整合する。しかし、他の実施例においては、
出力シフタ５７を省いてもよい。

【００２１】ＡＬＵ５０は、アレイ掛算器５５を用いて
完全にプログラミング可能な左および右のシフト演算を
実行する。これらのシフト演算は、掛算と同じ速度で実
行されるので、バレル・シフタとほぼ同じ速度で実行さ
れる。しかし、アレイ掛算器５５は、掛算命令を実行す
るためにすでに存在するので、ＡＬＵ５０には専用バレ
ル・シフタの必要がない。そのため、データ・プロセッ
サ４０はバレル・シフタをもつ既知のデータ・プロセッ
サよりも小さい回路面積しか必要としない。あるいは、
逆に、データ・プロセッサ４０は、高速シフト回路構成
をもたない他のデータ・プロセッサよりも高速でシフト
演算を実行する。

【００２２】図４は、図３のリマッピング回路５４をブ
ロック図に示す。リマッピング回路５４には、一般に４
ビットの排他的ＯＲ（排他的論理和）ブロック６０と、
４対１６デコーダ６１と、３対１マルチプレクサ６２
と、ゼロ検出回路６３とが含まれる。排他的ＯＲブロッ
ク６０は、図３の乗数レジスタ５２の出力の４個の最下
位ビット位置に対応する４個の排他的ＯＲゲートを有す
る。シフト演算の場合は、これらの４個の最下位ビット
位置がシフト演算のシフト回数を形成する。４個の排他
的ＯＲゲートのそれぞれは、これらの４個の最下位ビッ
トのうちの対応する１つのビットを乗数レジスタ５２か
ら受信する第１入力と、制御信号右を受信する第２入力
と、出力端子とを有する。排他的ＯＲの機能は、信号右
の値に基づく制御反転と等しい。右が高論理で能動化さ
れると（右シフト）、４ビットの排他的ＯＲブロック６
０が乗数ビットを反転する。信号右が低論理で非能動化
されると（左シフト）、４ビットの排他的ＯＲブロック
６０は、シフト回数ビットを反転させずに伝える。

【００２３】デコーダ６１は、４ビットの被修正シフト
回数（CORRECTED SHIFT COUNT ）を解読して１６ビット
の「被解読信号（DECODED SIGNAL）」とする。被解読信
号は、被修正シフト回数の値に対応する二進数１である
１ビット位置しかもたない。その他のすべてのビットは
二進数０である。マルチプレクサ６２は、１６ビットの
被解読信号を受信する第１入力と、１ビット位置だけ右
にシフトされた被解読信号を受信する第２入力と、レジ
スタ５２の出力に結合された第３入力と、制御信号右，
左，迂回を受信する制御入力と、１６ビットの「リマッ
プ済み信号（REMAPPED SIGNAL ）」を提供する出力とを
有する。信号右，左，迂回は、それぞれマルチプレクサ
６２の第１，第２または第３入力を選択する。１６ビッ
トの数量を１ビットだけ右にシフトするということは、
１５個の最上位ビットを隣接する下位ビット位置にずら
して、符号ビットを最上位ビット位置にコピーすること
を意味する。このようにして、図３のＡＬＵ５０は演算
シフト命令を支援する。他の実施例においては、本発明
によるＡＬＵで、空になったビット位置に右シフトのゼ
ロを埋めることにより論理シフトに対応することもでき
る。算術左シフトの場合も、論理左シフトの場合も、空
になったビット位置はゼロで埋められることに留意され
たい。ゼロ検出回路６３は、信号シフトに応答して動作
し、４ビットのシフト回数内のすべてのゼロを検出し
て、それに応答して信号シフト０を能動化する。

【００２４】図２の命令ラッチ・デコーダ４１は、シフ
ト命令に応答して低論理で信号迂回を非能動化させ、そ
の他の場合には信号迂回を高論理で能動化する。命令ラ
ッチ・デコーダ４１は、右シフト命令に応答して信号右
を高論理で能動化し、その他の場合には信号右を低論理
で非能動状態のままにする。命令ラッチ・デコーダ４１
は、左シフト命令に応答して信号左を高論理で能動化
し、その他の場合には信号左を低論理で非能動状態のま
まにする。

【００２５】リマッピング回路５４を用いて入力シフト
回数をリマップすることにより、ＡＬＵ５０はバレル・
シフタなどの専用シフト回路を用いずに左シフトにも右
シフトにも掛算器５５を用いることができるようにす
る。このように、ＡＬＵ５０は回路面積をほとんど追加
せずに、必要なすべてのシフトを実行する。

【００２６】右シフトおよび左シフトに関するリマッピ
ング回路５４の動作を、それぞれ表１と２に説明する。
ただし＄符号は、十六進数の数を表す。

【００２７】

【表１】右シフト回数ＸＯＲ６０出力デコーダ６１出力ＭＵＸ６２出力０１５＄８０００＄８０００１１４＄４０００＄４０００２１３＄２０００＄２０００３１２＄１０００＄１０００４１１＄０８００＄０８００５１０＄０４００＄０４００６９＄０２００＄０２００７８＄０１００＄０１００８７＄００８０＄００８０９６＄００４０＄００４０１０５＄００２０＄００２０１１４＄００１０＄００１０１２３＄０００８＄０００８１３２＄０００４＄０００４１４１＄０００２＄０００２１５０＄０００１＄０００１

【００２８】

【表２】左シフト回数ＸＯＲ６０出力デコーダ６１出力ＭＵＸ６２出力００＄０００１＄００００１１＄０００２＄０００１２２＄０００４＄０００２３３＄０００８＄０００４４４＄００１０＄０００８５５＄００２０＄００１０６６＄００４０＄００２０７７＄００８０＄００４０８８＄０１００＄００８０９９＄０２００＄０１００１０１０＄０４００＄０２００１１１１＄０８００＄０４００１２１２＄１０００＄０８００１３１３＄２０００＄１０００１４１４＄４０００＄２０００１５１５＄８０００＄４０００左および右シフトに関する数値の例は、リマッピング回
路５４の動作を理解するために有用である。図３，４を
参照して、＄８４２１のシフト・オペランド上で２の右
シフト（シフト回数＝２）を行う場合を考える。正しい
シフト結果は、＄Ｅ１０８である。レジスタ５１は、そ
の出力において＄８４２１をシフト・オペランドとして
掛算器５５の被乗数入力に送る。レジスタ５２は、レジ
スタ５２の出力の４個のＬＳＢについて符号化されたシ
フト回数２を二進数００１０としてリマッピング回路５
４の入力に送る。これは右シフトであるので、信号右が
能動になり、信号左と迂回は非能動である。４ビット排
他的ＯＲ回路６０が各ビットを反転させ、被修正シフト
回数１３または二進数１１０１をデコーダ６１の入力に
送る。次にデコーダ６１が、被解読信号として二進数０
０１０００００００００００００（＄２０００）の値を
提供する。信号右の能動化に応答して、マルチプレクサ
６２がその第２入力を選択し、＄４０００の値をリマッ
プ済み信号として掛算器５５の乗数入力に送る。掛算器
５５は、＄８４２１に＄４０００を掛けて、＄Ｅ１０８
００００の３２ビット出力を提供し、これは累積加算器
５６で＄ＦＦＥ１０８００００の４０ビット値になる。
出力シフタ５７は、信号シフトが能動であり信号シフト
０と左が非能動であるのに応答して、変更しないで入力
を出力に伝える。このようにして、＄Ｅ１０８の値はレ
ジスタ５８のビット３１：１６に整合され、これが予想
されるシフト結果となる。

【００２９】次に、＄８４２１のシフト・オペランドに
関する２の左シフト（シフト回数＝２）の場合を考え
る。正しいシフト結果は、＄１０８４である。レジスタ
５１は、その出力にシフト・オペランドとして＄８４２
１を掛算器５５の被乗数入力に送る。レジスタ５２は、
レジスタ５２の出力の４個のＬＳＢについて符号化され
たシフト回数２を二進数００１０としてリマッピング回
路５４の入力に送る。これは左シフトであるので、信号
左が能動になり、信号右と迂回は非能動である。４ビッ
ト排他的ＯＲ回路６０が各ビットを改変せずに伝えて、
被修正シフト回数２または二進数００１０をデコーダ６
１の入力に送る。次にデコーダ６１が、被解読信号とし
て二進数０００００００００００００１００（＄０００
４）の値を提供する。信号左の能動化に応答して、マル
チプレクサ６２がその第２入力を選択し、＄０００２の
値をリマップ済み信号として掛算器５５の乗数入力に送
る。掛算器５５は、＄８４２１に＄０００２を掛けて、
＄０００２１０８４の３２ビット出力を提供し、これは
累積加算器５６で＄０００００２１０８４の４０ビット
値になる。出力シフタ５７は、信号シフトと左が能動で
あり信号シフト０が非能動であるのに応答して、この値
を１５ビット左にずらす。このようにして、＄１０８４
の値は、レジスタ５８のビット３１：１６に整合され、
これが予想されるシフト結果となる。

【００３０】最後に、＄８４２１のシフト・オペランド
に関して０の左シフト（シフト回数＝０）の場合を考え
る。正しいシフト結果は、＄８４２１である。レジスタ
５１は、その出力にシフト・オペランドとして＄８４２
１を掛算器５５の被乗数入力に送る。レジスタ５２は、
レジスタ５２の出力の４個のＬＳＢについて符号化され
たシフト回数０を二進数００００としてリマッピング回
路５４の入力に送る。これは左シフトであるので、信号
左が能動になり、信号右と迂回は非能動である。４ビッ
ト排他的ＯＲ回路６０が各ビットを改変せずに伝えて、
被修正シフト回数値０または二進数００００をデコーダ
６１の入力に送る。次にデコーダ６１が、被解読信号と
して二進数０００００００００００００００１（＄００
０１）の値を提供する。信号左の能動化に応答して、マ
ルチプレクサ６２がその第２入力を選択し、＄００００
の値をリマップ済み信号として掛算器５５の乗数入力に
送る。掛算器５５は、信号シフト０に応答して＄８４２
１の値を出力に伝え、＄ＦＦＦＦ０８４２の値を提供
し、これが累積加算器５６で＄ＦＦＦＦＦＦ０８４２の
４０ビット値になる。出力シフタ５７は、信号シフト０
が能動であるのに応答して、この値を１ビット左にずら
す。このようにして、＄８４２１の値は、レジスタ５８
のビット３１：１６に整合され、これが予想されるシフ
ト結果となる。図５は、本発明の第２実施例によるＡＬ
Ｕ１５０のブロック図である。ＡＬＵ１５０は、入力デ
ータを受信する２個の入力レジスタ１５１，１５２を有
する。入力レジスタ１５１は、掛算演算中は「被乗数」
と呼ばれるデータ要素を受信し、シフト演算中は「シフ
ト・オペランド」と呼ばれるデータ要素を受信する。入
力レジスタ１５２は、掛算演算中は「乗数」と呼ばれる
データ要素を受信し、シフト演算中は「シフト回数」と
呼ばれるデータ要素を受信する。図示される実施例にお
いては、ＡＬＵ１５０は１６ビットのデータ語で動作す
るので、レジスタ１５１，１５２はそれぞれ１６ビット
のレジスタである。掛算器１５５は、レジスタ１５１の
出力に接続された第１（被乗数）入力と、レジスタ１５
２の出力に接続された第２（乗数）入力と、３２ビット
の積を提供する出力とを有する。

【００３１】掛算器１５５は、１６ｘ１６アレイ掛算器
である。特に、掛算器１５５は改良形ブースの掛算器
で、桁上げ／セーブ加算器ツリーを通じて部分積を総計
する。しかし、ウォレス・ツリーを通じて部分積を総計
する掛算器など、他の種類のアレイ掛算器も可能であ
る。重要なことは、掛算器１５５が相対的に高速である
ことである。図示される例では、掛算器１５５は、図２
のデータ・プロセッサ４０の１クロック・サイクル内
で、第１入力と第２入力の積を提供する。たとえば、デ
ータ・プロセッサ４０が６０メガヘルツ（ＭＨｚ）クロ
ックを用いるとすると、掛算器１５５は１６ナノ秒（ｎ
ｓ）以内に積を出す。掛算器１５５は、レジスタ１５１
の出力端子に結合された１６ビット被乗数入力端子と、
レジスタ１５２の出力端子に結合された１６ビットの乗
数入力端子と、乗数および被乗数入力の積を提供する３
２ビットの出力端子とを有する。乗数入力と被乗数入力
との差異は、乗数入力端子が改良形ブースの再符号化を
行うオペランドを受信することである。

【００３２】掛算器１５５は、一般に、シフト・デコー
ダ１６０，改良形ブースの再符号化装置１６１，マルチ
プレクサ（ＭＵＸ）１６２および掛算器アレイ１６３を
有する。シフト・デコーダ１６０は、レジスタ１５２の
出力の４個の最下位ビット（ＬＳＢ：least significan
t bit ）を受信する入力と、「シフト」と標識のついた
制御信号を受信する第１制御入力と、「左」と標識のつ
いた制御信号を受信する第２制御入力と、「右」と標識
のついた制御信号を受信する第３制御入力と、１６ビッ
ト出力とを有する。信号シフトが能動のときはシフト演
算が実行されることを示す。信号左が能動のときは、実
行されるシフトは左シフトであることを示す。信号右が
能動のときは、実行されるシフトは右シフトであること
を示す。ある実施例においては、信号左，右は１つの信
号「左／反転右」に合成されることもある。この信号
は、高論理で能動となり、左シフトを示し、低論理で非
能動となって右シフトを示す。

【００３３】信号シフトが能動になるとそれに応答し
て、シフト・デコーダ１６０は２回の平進（translatio
n ）を実行する。まず、シフト・デコーダ１６０は、レ
ジスタ１５２内に格納されるシフト回数の４個のＬＳＢ
を１６ビットのデマルチプレクス済みの値にデマルチプ
レクスする。１６ビットのデマルチプレクス済みの値に
は、二進数１で表されるただ１つの能動ビットと、二進
数０で表される１５個の非能動ビットが含まれる。能動
ビットは、シフト回数とシフト方向の両方に対応するビ
ット位置にある。これについては、下記にさらに詳しく
説明する。

【００３４】第２に、シフト・デコーダ１６０は、３個
のデマルチプレクス済みのビットの重複するグループを
改良形ブースの再符号化を示す被再符号化信号に再符号
化する。シフト・デコーダ１６０は、デマルチプレクス
済みの値には１つの能動ビットしか含まれない性質を利
用して、通常の改良形ブースの再符号化のサブセットで
ある再符号化を行う。図示される実施例においては、Ａ
ＬＵ１５０は１６ビットのデータ語で動作する。そのた
め０ビットと１５ビットとの間のシフトが許される。次
にシフト・デコーダ１６０は、３ビットからなる８個の
重複するグループのそれぞれを再符号化する。５種類の
改良形ブースの再符号化状態（０，＋１，−１，＋２，
−２）を表す信号を設ける代わりに、シフト・デコーダ
１６０は、単に３種類の状態０，＋１，＋２を表す信号
を設ける。この３つの状態が２つの信号に符号化され、
Ｒ１（ｉ），Ｒ２（ｉ）と記される。ただし文字ｉは、
重複するグループの数を示す。１６ビット掛算の場合
は、掛算器アレイ１６３内には８個の重複グループ（ｉ
＝１〜８）に対応する８行があり、そのためシフト・デ
コーダ１６０は合計で１６個の信号を提供する。可能な
シフト回数に対応する出力を、以下の表３に示す：

【００３５】

【表３】シフト回数ＭＵＬＴＩ値能動信号ＭＵＬＴＩ値能動信号右シフト右シフト左シフト左シフト＄０＄００００Ｒ２（８）＄０００１Ｒ１（１）＄１＄４０００Ｒ１（８）＄０００２Ｒ２（１）＄２＄２０００Ｒ２（７）＄０００４Ｒ１（２）＄３＄１０００Ｒ１（７）＄０００８Ｒ２（２）＄４＄０８００Ｒ２（６）＄００１０Ｒ１（３）＄５＄０４００Ｒ１（６）＄００２０Ｒ２（３）＄６＄０２００Ｒ２（５）＄００４０Ｒ１（４）＄７＄０１００Ｒ１（５）＄００８０Ｒ２（４）＄８＄００８０Ｒ２（４）＄０１００Ｒ１（５）＄９＄００４０Ｒ１（４）＄０２００Ｒ２（５）＄Ａ＄００２０Ｒ２（３）＄０４００Ｒ１（６）＄Ｂ＄００１０Ｒ１（３）＄０８００Ｒ２（６）＄Ｃ＄０００８Ｒ２（２）＄１０００Ｒ１（７）＄Ｄ＄０００４Ｒ１（２）＄２０００Ｒ２（７）＄Ｅ＄０００２Ｒ２（１）＄４０００Ｒ１（８）＄Ｆ＄０００１Ｒ１（１）＄００００Ｒ２（８）シフト・デコーダ１６０と平行して、改良形ブースの再
符号化装置１６１は、レジスタ１５２に格納されている
オペランドの３つの信号の重複するグループについて標
準的な改良形ブースの再符号化（すなわち０，＋１，−
１，＋２，−２の状態を示す信号）を行う。レジスタ１
５２に格納されているオペランドは１６ビットであるの
で、シフト・デコーダ１６０と改良形ブースの再符号化
装置１６１は、第１入力を（二進数「０」，ビット０お
よびビット１に対応する）低論理レベルに強制する第１
グループを再符号化する。次のグループがビット１，
２，３を再符号化し、ビット１３，１４，１５を再符号
化する最後のグループまで同様のことが行われる。

【００３６】次に、マルチプレクサ（ＭＵＸ）１６２
は、演算の種類に応じて信号のこれらのグループの１つ
を、「ディスエーブル（DISABLE ）」と標識がついた制
御信号を用いて選択する。掛算モードの間は、信号ディ
スエーブルは低論理で非能動であり、ＭＵＸ１６２は改
良形ブースの再符号化装置１６１の出力を選択して、掛
算器アレイ１６３に送る。シフト・モードの間は、信号
ディスエーブルは高論理で能動になり、シフト・デコー
ダ１６０の出力を選択して掛算器アレイ１６３に送る。
信号ディスエーブルは、改良形ブースの再符号化装置１
６１を動作不能にしてさらに電力を節約するその他の条
件も示す。

【００３７】掛算器アレイ１６３は、レジスタ１５１の
出力に接続された乗数入力と、ＭＵＸ１６２の出力に接
続された被再符号化信号入力と、３２ビット出力とを有
する。掛算器アレイ１６３は、ＭＵＸ１６２によって提
供された被再符号化信号を用いて被乗数をマルチプレク
スすることで導かれた８行の部分和をもつ。次にこの部
分和が高速の桁上げセーブ加算器で総計されて、３２ビ
ットの積となる。

【００３８】図２のデータ・プロセッサ４０は、デジタ
ル信号プロセッサ（ＤＳＰ）である。有限衝撃応答（Ｆ
ＩＲ）フィルタ，無限衝撃応答（ＩＩＲ）フィルタ，高
速フーリエ変換（ＦＦＴ）などの信号処理アルゴリズム
においては、ハードウェアを用いて掛算および累積（Ｍ
ＡＣ）を実行する機能をもつことが有用である。この目
的のために、ＡＬＵ１５０には、このような命令の積の
総計を効率的に累積する累積装置１５６が含まれる。累
積装置１５６は、掛算器１５５の出力端子に接続された
３２ビット入力端子と、第２の４０ビット入力端子と、
４０ビットの被累積出力を提供する出力端子とを有す
る。３２ビットで表すことのできない累積に対応するた
めに、累積装置１５６は、保護ビットとして８個の最上
位ビット（ＭＳＢ：most siginificant bit ）を有す
る。

【００３９】累積装置１５６の４０ビット出力は、出力
シフタ１５７に送られ、このシフタが４０ビット出力を
レジスタ１５８に提供する。出力シフタ１５７は、累積
装置１５６の出力に接続された４０ビット入力と、制御
信号シフトを受信する第１制御入力と、制御信号左を受
信する第２制御入力と、４０ビット出力とを有する。シ
フト演算中は、レジスタ１５８のビット３１：１６が最
終のシフト結果を保持する。出力シフタ１５７には、制
御信号シフトおよび左に応答して動作する１５回シフト
機能を持ち、この結果をビット３１：１６に整合する。
出力シフタ１５７は、ビット１５：０をゼロにセットす
る。右シフトについては、累積装置１５６の４０ビット
出力が直接レジスタ１５８内に書き込まれ、符号が自動
的に延長される。ビット３１における結果の最上位ビッ
ト（ＭＳＢ）は、出力シフタ１５７の上位８ビットの位
置に符号延長される。

【００４０】レジスタ１５８は、「Ｄ２」と標識のつい
たビット４０〜３２を含む上位の８ビット・フィールド
と、「Ｄ１」と標識のついたビット３１〜１６を含むよ
り上位の１６ビット・フィールドと、「Ｄ０」と標識の
ついたビット１５〜０を含むより下位の１６ビット・フ
ィールドの３つのフィールドを有する。Ｄ１フィールド
には、左シフトの間も右シフトの間も１６ビットのシフ
ト結果が含まれる。Ｄ２：Ｄ１：Ｄ０は、掛算演算中の
「被累積積」を表す。レジスタ１５８は、出力シフタ１
５７の出力端子に接続された４０ビット入力と、累積装
置１５６の第２の４０ビット入力端子に接続された４０
ビット出力端子とを有する。レジスタ１５８には、さら
に、レジスタ１５１，１５２の入力に対する接続部も含
まれるが、図３では省略されている。

【００４１】ＡＬＵ１５０は、高速掛算器１５５内の既
存の回路構成を用いて０ないし１５のシフト値に関して
左シフトと右シフトの両方を実行する。このため、ＡＬ
Ｕ１５０は高速バレル・シフタなどの専用シフタを必要
としない。ＡＬＵ１５０には別の利点もある。第１に、
シフト・デコーダ１６０が改良形ブースの再符号化装置
１６１と平行にその機能を果たすために、ＡＬＵ１５０
はシフト命令を迅速に実行する。この平行動作により、
充分に遅延が小さくなり、シフト演算をデータ・プロセ
ッサ４０の１クロック期間以内、たとえば６０ＭＨｚク
ロック信号については１６ｎｓ以内に実行することがで
きる。第２に、シフト・デコーダ１６０が従来の改良形
ブースの再符号化のサブセットである被再符号化信号を
提供するので、ＡＬＵ１５０は少ない電力で動作する。
シフト・デコーダ１６０は、１つの被再符号化信号しか
能動化しないので、能動化される掛算器アレイ１６３の
行が少なくなり、電力の節約につながる。また、信号デ
ィスエーブルが改良形ブースの再符号化装置１６１を非
能動化し、シフト・モード中の電力をさらに節約する。

【００４２】一般に、シフト・デコーダ１６０には、全
体として２回の平進を行う合成論理が含まれる。シフト
・デコーダ１６０は、これら２回の平進を１段階の解読
と平行に実行するので、この２回の平進を区別すること
はできない。この２回の平進を合成することによって、
シフト・デコーダ１６０は、伝播遅延とこのような平進
を別々に実行する回路下のゲート数とを小さくすること
ができる。

【００４３】しかし、シフト・デコーダ１６０の機能の
理解を助けるために、この２回の平進が別々に実行され
るかのように分析することも有用である。第１の平進は
４ビットの被符号化シフト回数をデマルチプレクス（リ
マップ）済みの値に解読することである。これを以下の
表４に示す：

【００４４】

【表４】シフト回数デマルチプレクスデマルチプレクス済みの値右シフト済みの値左シフト０＄００００＄０００１１＄４０００＄０００２２＄２０００＄０００４３＄１０００＄０００８４＄０８００＄００１０５＄０４００＄００２０６＄０２００＄００４０７＄０１００＄００８０８＄００８０＄０１００９＄００４０＄０２００１０＄００２０＄０４００１１＄００１０＄０８００１２＄０００８＄１０００１３＄０００４＄２０００１４＄０００２＄４０００１５＄０００１＄００００第２の平進は、デマルチプレクス（リマップ）済みの値
を用いて、３ビットの重複グループについて改良形ブー
スの再符号化のサブセットを実行する。これを以下の表
５に示す：

【００４５】

【表５】ビットの配列改良形ブース値シフト・デコーダ１６０の値０００００００１１００１０１１１００ −２２この平進は、従来の改良形ブースの再符号化とは異なっ
ている。シフト演算については、通常の掛算とは異なっ
て、解読されたシフト回数には「１」が１つしか含まれ
ない。これはシフトされる量を示す。この特性を利用し
て、シフト・デコーダ１６０は、配列００１と１００と
を従来の改良形ブースの再符号化とは異なる方法で再符
号化する。異なる方法を用いる理由は、３ビットの配列
の中でＭＳＢ位置に「１」があり、その後に２個の
「０」が続く場合は、既知の改良形ブースの再符号化装
置ではその前に「１」がいくつあるか判らない。そのた
め、既知の改良形ブースの再符号化装置は００１，０１
１配列に関して１と２の値をそれぞれ割り当てる。しか
し、シフト・デコーダ１６０においては、「１」の数列
の長さが判っており、これは１であるので、配列のＬＳ
Ｂ位置に（前のグループに重複して）「１」があり、２
の値としてその前の行により解読されているので無視さ
れるために、２個の被再符号化信号を能動化する必要が
ない。デマルチプレクサ１８０と再符号化装置１８１の
合成論理機能は、従来の論理単純化法を用いて合成され
た回路構成内で実行することが好ましい。

【００４６】図６は、図５の改良形ブースの再符号化装
置１６１の部分１９０と、図５のＭＵＸ１６２の部分１
９１とを、一部論理図に一部概略図に示す。部分１９
０，１９１を実現するために用いられる追加の信号とし
ては、「ＣＡＲ」と標識のついた桁上げ入力信号と、
「ＣＯ」と標識のついた桁上げ出力信号と、掛算の結果
が負の値である（すなわち乗数と被乗数の片方だけが負
である）ことを示す「ＮＥＧ」と標識のついた制御入力
信号と、その補数である「ＮＥＧＺ」と標識のついた信
号がある。

【００４７】部分１９０は従来の改良形ブースの再符号
化を実行することにも留意されたい。しかし、本発明に
よる多重ビット・シフタは他の再符号化法を用いても構
築できることを理解されたい。部分１９１は、掛算モー
ドでは部分１９０からの被再符号化信号を、シフト・モ
ードではシフト・デコーダ１６０の出力を提供する。こ
れは信号ディスエーブルが掛算演算を示すかシフト演算
を示すかによって決まる。図６に図示される回路構成
は、被再符号化信号の８つのグループのそれぞれについ
て反復される。図６は、掛算器１５５のこの部分の回路
を実現する可能性のある回路の１つに過ぎず、異なる能
動レベル制御信号を用いるもの、異なる再符号化法を用
いるもの、異なる種類のトランジスタを用いるものなど
他の回路も可能であることに留意されたい。

【００４８】本発明は、好適な実施例に関して説明され
てきたが、本発明は多くの方法で改良することができ、
上記に特に設定および説明されたもの以外に多くの実施
例が可能であることは当業者には明かであろう。たとえ
ば、多重ビット・シフト装置は、複合命令セット・コン
ピュータ（ＣＩＳＣ：complex instruction set comput
er）マイクロプロセッサ，削減命令セット・コンピュー
タ（ＲＩＳＣ：reduced instruction set computer）マ
イクロプロセッサ，ＤＳＰ，マイクロコントローラ，そ
の他の任意の種類のデータ・プロセッサなどのＡＬＵに
入れることができる。またシフト装置は集積回路データ
・プロセッサの一部としても、分離して実現してもよ
い。シフト結果は掛算器の出力から得ることも、あるい
は出力シフタ内でシフトさせて左シフトについても右シ
フトについてもその結果を整合することもできる。さら
に、シフト回数は第２オペランドのどこかのビットで符
号化しても、すでに解読された入力レジスタにより受信
してもよく、あるいは命令オペランド・コード（オプコ
ード）のフィールド内の４ビットの直接値であってリマ
ッピング回路の入力に直接送ってもよい。シフト回数
は、被乗数レジスタに格納することもできる。この場
合、リマッピング回路は乗数レジスタではなく被乗数レ
ジスタに接続されることになる。従って、添付の請求項
は本発明の精神と範囲に入るすべての修正を包含するも
のである。

【図面の簡単な説明】

【図１】従来の技術による演算論理ユニット（ＡＬＵ）
のブロック図である。

【図２】本発明によるデータ・プロセッサを有するデー
タ処理システムを示す。

【図３】本発明の１つの実施例によるＡＬＵのブロック
図である。

【図４】図３のリマッピング回路をブロック図に示す。

【図５】本発明の第２実施例によるＡＬＵのブロック図
である。

【図６】図５の改良形ブースの再符号化装置とＭＵＸを
一部論理図に一部回路図に示す。

【符号の説明】

３０データ処理システム３１メモリ３２アドレス，データおよび制御バス４０データ・プロセッサ４１命令ラッチ・デコーダ４２制御レジスタ４３バス・コントローラ４５入力データ経路４６双方向接続４７接続部５０ＡＬＵおよびレジスタ

Claims

【特許請求の範囲】

【請求項１】シフトおよび掛算演算を実行する装置
（５０）であって：第１オペランドを受信する第１レジ
スタ（５１）；第２オペランドを受信する第２レジスタ
（５２）；前記第２レジスタ（５２）に結合された入力
と、シフト方向信号を受信する第１制御入力と、モード
信号を受信する第２制御入力と、出力とを有するリマッ
ピング回路（５４）であって、前記モード信号が掛算演
算またはシフト演算を示すと、それぞれ、それに応答し
てその出力に前記第２オペランドまたはリマップ済み信
号のいずれかを選択的に提供するリマッピング回路（５
４）；前記シフト方向信号の決定に従って前記第２オペ
ランドから解読される前記リマップ済み信号；および前
記第１レジスタ（５１）に結合された第１入力と、前記
リマッピング回路（５４）の前記出力に結合された第２
入力と、前記第１および第２入力の積を提供する出力と
を有する掛算器（５５）であって、前記積が、前記掛算
演算中の前記第１および第２オペランドの積、または、
前記シフト演算中の前記第１オペランドと前記リマップ
済み信号との積に等しい第１シフト結果のいずれか一方
である掛算器（５５）；によって構成されることを特徴
とする装置（５０）。
【請求項２】多重ビット・シフト装置（５０）を有す
るデータ・プロセッサ（４０）であって：命令を取り出
すアドレス（４６）およびデータ（４５）経路；前記デ
ータ経路（４５）に結合され、前記データ経路（４５）
を介してシフトおよび掛算命令を含む複数の命令を受信
し、前記複数の命令に応答して複数の制御信号を提供す
る命令デコーダ（４１）であって、シフト命令に応答し
てシフト演算を実行することか、または掛算命令に応答
して掛算演算を実行することのいずれかを示し、前記シ
フト命令に応答してシフト方向信号を提供する前記命令
デコーダ（４１）；および前記命令デコーダ（４１）に
結合された演算論理ユニット（５０）であって：第１オ
ペランドを受信する第１レジスタ（５１）；第２オペラ
ンドを受信する第２レジスタ（５２）；前記第２レジス
タ（５２）に結合された入力と、シフト方向信号を受信
する第１制御入力と、前記モード信号を受信する第２制
御入力と、出力とを有するリマッピング回路（５４）で
あって、前記モード信号が前記掛算命令または前記シフ
ト命令を示すと、それぞれ、それに応答してその出力に
前記第２オペランドまたはリマップ済み信号のいずれか
を選択的に提供するリマッピング回路（５４）；前記シ
フト方向信号の決定に従って前記第２オペランドから解
読される前記リマップ済み信号；および前記第１レジス
タ（５１）に結合された第１入力と、前記リマッピング
回路（５４）の前記出力に結合された第２入力と、前記
第１および第２入力の積を提供する出力とを有する掛算
器（５５）であって、前記積が、前記掛算演算中の前記
第１および第２オペランドの積、または、前記シフト演
算中の第１シフト結果のいずれか一方である掛算器（５
５）；によって構成される演算論理ユニット（５０）；
によって構成されることを特徴とするデータ・プロセッ
サ（４０）。
【請求項３】シフト・オペランドを第１入力として受
信する段階；シフト回数を第２入力として受信する段
階；シフト方向信号の決定により前記シフト回数をリマ
ップしてリマップ済み信号を提供し、前記リマップ済み
信号は前記シフト方向信号の決定により前記シフト回数
から解読される段階；前記シフト・オペランドを掛算器
回路（５５）の第１入力に提供する段階；前記リマップ
済み信号を前記掛算器回路（５５）の第２入力に提供す
る段階；および前記掛算器回路（５５）の出力をシフト
結果として提供する段階；によって構成されることを特
徴とする多重ビット・シフト方法。
【請求項４】シフト・オペランドを受信する段階；シ
フト回数ｎを受信する段階；シフト方向信号を受信する
段階；前記シフト方向信号が第１方向を示す場合に、前
記シフト回数ｎを２^k-n に等しい第１リマップ済み信号
にリマップする段階で、このときｋは前記シフト・オペ
ランドのビット数から１を減じた値である段階；前記シ
フト方向信号が第２方向を示す場合に、前記シフト回数
ｎをｎがゼロでない場合には２^n-1 に等しく、ｎがゼロ
の場合にはゼロに等しい第２リマップ済み信号にリマッ
プする段階；前記シフト・オペランドを掛算器回路（５
５）の第１入力に提供する段階；前記シフト方向信号が
前記第１方向を示す場合には前記第１リマップ済み信号
を、前記シフト方向信号が前記第２方向を示す場合には
前記第２リマップ済み信号を、前記掛算器回路（５５）
の第２入力に提供する段階；および前記掛算器回路（５
５）の出力を第１シフト結果として提供し、それによっ
て、専用シフト回路構成を必要とせずに前記掛算器回路
（５５）を通じて遅延時間より多少長い時間量内に前記
シフト・オペランドのシフトが行われる段階；によって
構成されることを特徴とする多重ビット・シフト方法。