JPS6152741A - シフト機能付乗算回路 - Google Patents
シフト機能付乗算回路Info
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- JPS6152741A JPS6152741A JP17474984A JP17474984A JPS6152741A JP S6152741 A JPS6152741 A JP S6152741A JP 17474984 A JP17474984 A JP 17474984A JP 17474984 A JP17474984 A JP 17474984A JP S6152741 A JPS6152741 A JP S6152741A
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- multiplier
- input
- vector
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
未発１月は、２ａ数の演算回路に関し、特に乗算および
必要に応じてシフト演算を行なうことができるシフトａ
部付乗算回路に関する。
必要に応じてシフト演算を行なうことができるシフトａ
部付乗算回路に関する。
従来技術
従来１Ｍビットのシフト１ｌＩｉｒ′ｆＬおよび乗算を
必要に応じて任意に行なうためには、第３図に示すよう
に、被乗数＋０３Ａと乗数１１０３８（ビット）を入力
して２Ｍビットの乗ｎ結果を出力する２進乗算器７と、
２！ｌオペランド１０４を入力して任意ビット数だけ左
または右シフトすることがでさる２進シフタ８とを備え
て、乗算を必要とするときは２進乗算器７に被乗数１０
３Ａおよび乗数１０３８を入力させて乗算結果２０３を
出力させ、シフト演算を必要とするときは、２ａシフタ
８に２進オペランド１０４を入力させて指定ビット数だ
け左または右シフトさせてシフトｆｌｉｌ算結果２０４
を出力させるようにしている。上述の演算回路は、乗算
とシフト演算とを同時に並行して行なうことが可能であ
り。
必要に応じて任意に行なうためには、第３図に示すよう
に、被乗数＋０３Ａと乗数１１０３８（ビット）を入力
して２Ｍビットの乗ｎ結果を出力する２進乗算器７と、
２！ｌオペランド１０４を入力して任意ビット数だけ左
または右シフトすることがでさる２進シフタ８とを備え
て、乗算を必要とするときは２進乗算器７に被乗数１０
３Ａおよび乗数１０３８を入力させて乗算結果２０３を
出力させ、シフト演算を必要とするときは、２ａシフタ
８に２進オペランド１０４を入力させて指定ビット数だ
け左または右シフトさせてシフトｆｌｉｌ算結果２０４
を出力させるようにしている。上述の演算回路は、乗算
とシフト演算とを同時に並行して行なうことが可能であ
り。
各種の情＋Ｖ処理装置内で使用されている。
第４図は、ヘタ１ルら；ｉ算装置内に−１−茜のｎｉｌ
算回路を使用した一例を小才ブロック図である。すなわ
ち、ベクトル演算装置は、入力りロスバｌから出力され
るＢＪ数（ｎｕ）のベクトルｐ Ｊ （１つのベクトル
要素は例えば６４ビツト）からなるベクトル（ｍ Ｘ
Ｇ４ヒツト）を格納するためのベクトルレジスタ群を８
個イ１するベクトルレジスタ２と、ベクトルレジスタ２
から出力されるベクトルの各ベクトル要素をベクトルＩ
＋ｉｆ ｎ制御回路１１の指示に従って複数の演′ｆＬ
器にそれぞれ供給するための出力クロスバ３と、ベクト
ル加算器４，５．ベクトル乗算器６．７．ベクトルシフ
タ８．ベクトル論理病１γ器９．ベクトル除算器１０等
の複数の演算器とを備えて、これら複数の演算器の出力
を前記人カクロスへｌを介してヘクトルレシタ２に入力
させている。
算回路を使用した一例を小才ブロック図である。すなわ
ち、ベクトル演算装置は、入力りロスバｌから出力され
るＢＪ数（ｎｕ）のベクトルｐ Ｊ （１つのベクトル
要素は例えば６４ビツト）からなるベクトル（ｍ Ｘ
Ｇ４ヒツト）を格納するためのベクトルレジスタ群を８
個イ１するベクトルレジスタ２と、ベクトルレジスタ２
から出力されるベクトルの各ベクトル要素をベクトルＩ
＋ｉｆ ｎ制御回路１１の指示に従って複数の演′ｆＬ
器にそれぞれ供給するための出力クロスバ３と、ベクト
ル加算器４，５．ベクトル乗算器６．７．ベクトルシフ
タ８．ベクトル論理病１γ器９．ベクトル除算器１０等
の複数の演算器とを備えて、これら複数の演算器の出力
を前記人カクロスへｌを介してヘクトルレシタ２に入力
させている。
ベクトル加算ぷ４および５は、ヘゲトル加算をバ・ｆブ
ライノで実１丁する加算器、ベクトル乗算器６はＭヒツ
トのベクトル演算装置をパイプラインで実行する乗算器
であり、ベクトル乗算器７およびベクトルシフタ８は、
Ｍヒツトの東３ツおよび又はシフトｌ＋ｉｆ算をパイプ
ラインで実行することができるれ；１算回路で、第３図
に示したｆｌｉｔ算回路に相当する。ヘクトル論理ハ；
〔算器９およびベクトル除算’１４１０は、それぞれの
入力データをパイプライン的に処理する。これらの演算
動作は、ベクトル演算制御回路１１によって一括管理さ
れる。
ライノで実１丁する加算器、ベクトル乗算器６はＭヒツ
トのベクトル演算装置をパイプラインで実行する乗算器
であり、ベクトル乗算器７およびベクトルシフタ８は、
Ｍヒツトの東３ツおよび又はシフトｌ＋ｉｆ算をパイプ
ラインで実行することができるれ；１算回路で、第３図
に示したｆｌｉｔ算回路に相当する。ヘクトル論理ハ；
〔算器９およびベクトル除算’１４１０は、それぞれの
入力データをパイプライン的に処理する。これらの演算
動作は、ベクトル演算制御回路１１によって一括管理さ
れる。
このような、ベクトル演算装置は、２つの加算器ｎと、
２つの乗算演算と、シフト演算と、論理演算および除算
を同時並行して行なうことが可能である。
２つの乗算演算と、シフト演算と、論理演算および除算
を同時並行して行なうことが可能である。
しかし、ベクトルレ；（算において、２つの乗算を並行
して行なうこと、および１つの乗算とソフト演算とを並
行して処理することは多いが、２つの乗算と１つのシフ
ト演算とを同時に並行処理する必要性は少ない、２つの
乗算の兼行処理は、ベクトル乗算器６と７で可能であり
、１つの乗算とシフ） ｎｉｉ算の並行処理は、ベクト
ル乗算器６とベクトルシフタ８とで行なうことができる
。従って、 ｌベクトル３＋！算器
６と７とベクトルシフタ８の同時並行動作の必要性は極
めて少ない、しかし、１．述のベクトル演算器は、２つ
のベクトル乗算器６゜７とベクトルシフタ８とを備える
必要があるため、コストバーフォーマ：／スが低下する
という欠点がある。
して行なうこと、および１つの乗算とソフト演算とを並
行して処理することは多いが、２つの乗算と１つのシフ
ト演算とを同時に並行処理する必要性は少ない、２つの
乗算の兼行処理は、ベクトル乗算器６と７で可能であり
、１つの乗算とシフ） ｎｉｉ算の並行処理は、ベクト
ル乗算器６とベクトルシフタ８とで行なうことができる
。従って、 ｌベクトル３＋！算器
６と７とベクトルシフタ８の同時並行動作の必要性は極
めて少ない、しかし、１．述のベクトル演算器は、２つ
のベクトル乗算器６゜７とベクトルシフタ８とを備える
必要があるため、コストバーフォーマ：／スが低下する
という欠点がある。
発明の目的
／に発明の目的は、上述の従来の欠点を解決し、乗算ま
たはシフト演算を任意に行なうことが可能なシフト機能
付乗算回路を提供し、これをベクトルｎ；（算装置等に
用いることにより、そのコストバーフォーマンスを向上
させることにある。
たはシフト演算を任意に行なうことが可能なシフト機能
付乗算回路を提供し、これをベクトルｎ；（算装置等に
用いることにより、そのコストバーフォーマンスを向上
させることにある。
発明の４１４成
本発明のシフト＋２能付乗算回路は、Ｍビットの第１お
よび第２の入力を乗１７シて２Ｍビットの乗ｐ結果を出
力する２進乗算器と１，１亥２進乗ｒＡ器の第１の入力
をシフトさせるビットａおよびシフト方向を示すシフト
指定信号を入力してシフトビット数および方向に１もし
た４、ν定のヒツトをｌ゛とし他のビットを“０°′と
したＭビットのソフト用乗数を生成出力するシフト用乗
数生成回路と、該ンフトリ用東数生成回路の生成出力ま
たは外部から入力される乗算数を択一的に選択出力して
前記ベクトル乗算器の第２の入力に入力させる２入力切
替回路と、前記２ａ乗算器の出力する２Ｍビットの下位
Ｍビットと上位Ｍビットとを入力してド位または上位Ｍ
ビットを択一的に選択出力する２入力切替回路とを備え
たことを特徴とする。
よび第２の入力を乗１７シて２Ｍビットの乗ｐ結果を出
力する２進乗算器と１，１亥２進乗ｒＡ器の第１の入力
をシフトさせるビットａおよびシフト方向を示すシフト
指定信号を入力してシフトビット数および方向に１もし
た４、ν定のヒツトをｌ゛とし他のビットを“０°′と
したＭビットのソフト用乗数を生成出力するシフト用乗
数生成回路と、該ンフトリ用東数生成回路の生成出力ま
たは外部から入力される乗算数を択一的に選択出力して
前記ベクトル乗算器の第２の入力に入力させる２入力切
替回路と、前記２ａ乗算器の出力する２Ｍビットの下位
Ｍビットと上位Ｍビットとを入力してド位または上位Ｍ
ビットを択一的に選択出力する２入力切替回路とを備え
たことを特徴とする。
発明の実施例
次に、本発明について、−図面を参照して詳細に説明す
る。
る。
第１図（Ａ）は１本発明の一実施例を示すブロック図で
ある。すなわち１Ｍビット（例えば５６ビツト）の符号
なしｚａ数の被乗数３０３Ａを第１の入力に入力し、第
２の入力に入力されたＭビットの乗数（５６ビツト）を
乗算して２Ｍビット （１１２ビット）の乗算結果を出
力するベクトル乗算器３２と、シフト指定信号３０３Ｇ
を入力して入力信号に対応して特定のビットを°゛ｌ°
°とし他のビットを０°゛としたＭビット（５６ビツト
）のソフト用乗数を生成出力するシフト用乗数生成回路
３０と、シフトリ用！β数生成回路′３０の出力Ｊノよ
び乗数３０１０を入力しＩＲ−的に選択出力して１１１
１記ヘクトル乗算工！、３２の第２の入力に入力させる
２入力！／Ｊ （１回路３Ｉと。
ある。すなわち１Ｍビット（例えば５６ビツト）の符号
なしｚａ数の被乗数３０３Ａを第１の入力に入力し、第
２の入力に入力されたＭビットの乗数（５６ビツト）を
乗算して２Ｍビット （１１２ビット）の乗算結果を出
力するベクトル乗算器３２と、シフト指定信号３０３Ｇ
を入力して入力信号に対応して特定のビットを°゛ｌ°
°とし他のビットを０°゛としたＭビット（５６ビツト
）のソフト用乗数を生成出力するシフト用乗数生成回路
３０と、シフトリ用！β数生成回路′３０の出力Ｊノよ
び乗数３０１０を入力しＩＲ−的に選択出力して１１１
１記ヘクトル乗算工！、３２の第２の入力に入力させる
２入力！／Ｊ （１回路３Ｉと。
ベクトル乗算器３２の出力する上位Ｍヒツト（５６ビツ
ト）と上位Ｍピット（５６ビツト）を択一的にが択出力
する２入力しＪ替回路３３とを（ｆｆｌえている。乗算
が必要なときは、符吟１ビット、指数部７ビツトおよび
仮数部５６ビツトで構成される）ア動小数点データ形式
の仮数部データ３０３＾（５６ビツト）をベクトル乗算
器３２の第１の入力に入力させ、浮動小数１話データ形
式の乗数の仮数部データ（５８ピツ））３０３Ｂを、２
入力切朽回路３１を介してベクトル東１７器３２の第２
の入力に入力させ、ベクトル乗算器３２は上記２つの入
力を乗算してｔｔＳビットトリ算結果を出力し、そのに
１位５６ビツトが２入力！／Ｉ８回路３３で選択出力さ
れる。
ト）と上位Ｍピット（５６ビツト）を択一的にが択出力
する２入力しＪ替回路３３とを（ｆｆｌえている。乗算
が必要なときは、符吟１ビット、指数部７ビツトおよび
仮数部５６ビツトで構成される）ア動小数点データ形式
の仮数部データ３０３＾（５６ビツト）をベクトル乗算
器３２の第１の入力に入力させ、浮動小数１話データ形
式の乗数の仮数部データ（５８ピツ））３０３Ｂを、２
入力切朽回路３１を介してベクトル東１７器３２の第２
の入力に入力させ、ベクトル乗算器３２は上記２つの入
力を乗算してｔｔＳビットトリ算結果を出力し、そのに
１位５６ビツトが２入力！／Ｉ８回路３３で選択出力さ
れる。
シフト演算が必要なときは、シフ） Ｉｌ＋ｉｉ算のオ
ペテントであるシフト対象の６４ビット浮動小数点デー
タの仮数部データ（５Ｇヒツト）３０３＾をベクトル来
ＴＩ器３２の第１の入力に入力させ、ソフト指定信号１
０３Ｃな７フＬ ＩＩ＋東敗ノ１成回路３０に入力させ
る。シフト用乗数生成回路３０はシフト指定信号３０３
Ｇに対応して所定のビット位置を“１”とし。
ペテントであるシフト対象の６４ビット浮動小数点デー
タの仮数部データ（５Ｇヒツト）３０３＾をベクトル来
ＴＩ器３２の第１の入力に入力させ、ソフト指定信号１
０３Ｃな７フＬ ＩＩ＋東敗ノ１成回路３０に入力させ
る。シフト用乗数生成回路３０はシフト指定信号３０３
Ｇに対応して所定のビット位置を“１”とし。
他のヒントは°°０”とした５６ビツトのシフト用乗数
を生成出力し、２入力シフ８回路３１はシフト用乗数生
成回路３０の出力を選択してベクトル乗算器３２の第２
の入力に入力させる。シフト指定信号３０３Ｇは１例え
ば６ビツトの２進数でイ、−１成され、左Ｎビットシフ
トのときはＮを、右Ｎビットシフトのときには５６−Ｎ
が２進数として与えられる。上記Ｎまたは５６−ＮをＫ
とすると、シフト用乗数生成回路３０は２２のビット位
置（最下位からに＋ｌどット１−１）を°゛ビ°し、
（ｕｌのビットは“Ｏ″とした５６ヒツトのシフト用乗
数を生成する。シフト用乗数生成回路３０の出力は２入
力！１回路３１を介してベクトル乗算器３２の第２の入
力に入力させる。
を生成出力し、２入力シフ８回路３１はシフト用乗数生
成回路３０の出力を選択してベクトル乗算器３２の第２
の入力に入力させる。シフト指定信号３０３Ｇは１例え
ば６ビツトの２進数でイ、−１成され、左Ｎビットシフ
トのときはＮを、右Ｎビットシフトのときには５６−Ｎ
が２進数として与えられる。上記Ｎまたは５６−ＮをＫ
とすると、シフト用乗数生成回路３０は２２のビット位
置（最下位からに＋ｌどット１−１）を°゛ビ°し、
（ｕｌのビットは“Ｏ″とした５６ヒツトのシフト用乗
数を生成する。シフト用乗数生成回路３０の出力は２入
力！１回路３１を介してベクトル乗算器３２の第２の入
力に入力させる。
例えば、左５ビツトシフトのときは、第１図（Ｂ）に示
すように、シフト指定信号３０３Ｃは。
すように、シフト指定信号３０３Ｃは。
”０００１０１”であり、シフト用乗数生成回路３０は
こ 賢れに対応して、５６ビツトのシ
フト用乗数“００・・・・・・０１０００００＋をノ１
゛成する。ベクトルよＴ′１ぷ３２は、第１の入力に入
力された５６ビツトの仮ｋ 部３０３ Ａに上記シフト
用乗数を乗算する。すなわち、５６ビツトの仮数部が２
倍される。すなわち５桁分桁上げされてその上位に５
ビツトの“０”が付加されて６１ビツトとなるが、２入
力！ｉｌｌ （ｉＵ回路３は、その下位５６ビツトを選
択して、左５ビツトシフト結果として出力する（第１図
（Ｂ）参照）。
こ 賢れに対応して、５６ビツトのシ
フト用乗数“００・・・・・・０１０００００＋をノ１
゛成する。ベクトルよＴ′１ぷ３２は、第１の入力に入
力された５６ビツトの仮ｋ 部３０３ Ａに上記シフト
用乗数を乗算する。すなわち、５６ビツトの仮数部が２
倍される。すなわち５桁分桁上げされてその上位に５
ビツトの“０”が付加されて６１ビツトとなるが、２入
力！ｉｌｌ （ｉＵ回路３は、その下位５６ビツトを選
択して、左５ビツトシフト結果として出力する（第１図
（Ｂ）参照）。
右５ビツトシフトのときは、第１図（Ｃ）に示すように
、ソフト指定信号３０３Ｇは’１１００１１°′（５Ｇ
−５＝ ５１の２ａ表示）であるから、これに対応して
シフト用乗数生成回路３０はシフト用乗数“００００１
０・・・・・・００°” （５６ヒツト）を生成出力し
、これが２入力！／Ｊ ａ回路３Ｉを介してベクトル乗
算器３２のＩｔ２の入力に入力される。従って、ベクト
ル乗算器３２は、ｔ５１の入力に入力された仮数部３０
３Ａを２ 倍して出力する。すなわち、 ５１ビット桁
」二げして上位に５１ヒツトの“０°°か伺加される０
乗算結果は１１２ ヒントであるがその−Ｌ １）７５
ビツトは“０”である、そして、２入力９Ｊ替回路３３
でベクトル乗算器３２の上位５６ビツトを選択すること
により、第１の入力に入力された５６ビツトの仮数部デ
ータ３０３Ａを右５ビツトシフトした演算結果が出力さ
れる。
、ソフト指定信号３０３Ｇは’１１００１１°′（５Ｇ
−５＝ ５１の２ａ表示）であるから、これに対応して
シフト用乗数生成回路３０はシフト用乗数“００００１
０・・・・・・００°” （５６ヒツト）を生成出力し
、これが２入力！／Ｊ ａ回路３Ｉを介してベクトル乗
算器３２のＩｔ２の入力に入力される。従って、ベクト
ル乗算器３２は、ｔ５１の入力に入力された仮数部３０
３Ａを２ 倍して出力する。すなわち、 ５１ビット桁
」二げして上位に５１ヒツトの“０°°か伺加される０
乗算結果は１１２ ヒントであるがその−Ｌ １）７５
ビツトは“０”である、そして、２入力９Ｊ替回路３３
でベクトル乗算器３２の上位５６ビツトを選択すること
により、第１の入力に入力された５６ビツトの仮数部デ
ータ３０３Ａを右５ビツトシフトした演算結果が出力さ
れる。
すなわち、本実施例の演算回路は、シフト演算回路を別
に設けることなく１つのベクトル乗算器３２を流用して
、必要に応じて乗算またはシフト演ｇのどちらでも行な
うことが可能であり、金物ｈｌ−を削減できるという効
果がある。
に設けることなく１つのベクトル乗算器３２を流用して
、必要に応じて乗算またはシフト演ｇのどちらでも行な
うことが可能であり、金物ｈｌ−を削減できるという効
果がある。
第２図は、未発ＩＪＩのシフト槻崗付乗算回路を使用し
たベクトルｆｌｉｌ算装置の一例を示すブロック図であ
る。すなわち１入力クロスへｌから出力される複ｆｉ
（ｍ）のベクトルＷ素（１つのベクトル要素は例えば６
４ビツト）からなるベクトル（ｍ Ｘ ６４ビツト）を
格納するためのベクトルレジスタ群を８個有するベクト
ルレジスタ２と、ベクトルレジスタ２から出力されるベ
クトルの各ベクトル要素をベクトルｒｒ＋＋算制御「−
１路１１の指示に従って複数のｆｌｉｔ Ｕ器にそれぞ
れ供給するための出力クロスバ３と、ベクトル加算器４
．５．ベクトル乗算器６゜−フ１椴能１１宋算回路２′
Ｉ、−＼りトル論理が〔算器９．ヘクトル除１１器＋ｏ
′Ｔの複数のを１算器とを備えて、これら複数の加算器
の出力を前記入力クロス／゛・Ｉを介してヘクトルレン
スタ２に入力させている。
たベクトルｆｌｉｌ算装置の一例を示すブロック図であ
る。すなわち１入力クロスへｌから出力される複ｆｉ
（ｍ）のベクトルＷ素（１つのベクトル要素は例えば６
４ビツト）からなるベクトル（ｍ Ｘ ６４ビツト）を
格納するためのベクトルレジスタ群を８個有するベクト
ルレジスタ２と、ベクトルレジスタ２から出力されるベ
クトルの各ベクトル要素をベクトルｒｒ＋＋算制御「−
１路１１の指示に従って複数のｆｌｉｔ Ｕ器にそれぞ
れ供給するための出力クロスバ３と、ベクトル加算器４
．５．ベクトル乗算器６゜−フ１椴能１１宋算回路２′
Ｉ、−＼りトル論理が〔算器９．ヘクトル除１１器＋ｏ
′Ｔの複数のを１算器とを備えて、これら複数の加算器
の出力を前記入力クロス／゛・Ｉを介してヘクトルレン
スタ２に入力させている。
ベクトル加算器４および５は、ペトル加算をパイプライ
ンで実行する加算器、ヘクトル乗算器６はヘクトル東算
をパイプラインで実行する乗算器であり、シフトａ部付
乗算回路２７は、 １ｉｉｉ述した本発明のシフト機能
付乗算回路であって、必要に応して乗算又はシフト油算
をパイプラインで実行することができる６；１算回路で
あり、第４図のベクトル乗算器７およびベクトルシフタ
８に代えて使用される。ベクトル論理ｆｆ１ｌ算器９お
よびベクトル除Ｔ／Ｘ＋ｏは、それぞれの入力データを
パイプライン的に処理する。これらの６１（算動作等は
、ヘクトル演算制ｓＩｇ回路１１によって一括管理され
る。
ンで実行する加算器、ヘクトル乗算器６はヘクトル東算
をパイプラインで実行する乗算器であり、シフトａ部付
乗算回路２７は、 １ｉｉｉ述した本発明のシフト機能
付乗算回路であって、必要に応して乗算又はシフト油算
をパイプラインで実行することができる６；１算回路で
あり、第４図のベクトル乗算器７およびベクトルシフタ
８に代えて使用される。ベクトル論理ｆｆ１ｌ算器９お
よびベクトル除Ｔ／Ｘ＋ｏは、それぞれの入力データを
パイプライン的に処理する。これらの６１（算動作等は
、ヘクトル演算制ｓＩｇ回路１１によって一括管理され
る。
このような、ベクトル演算装置は、従来と同様に、２つ
の加算ジ【算と、２つの乗算演算または、１つの乗算お
よびシフト演算と、論理演算および除１１′へ・を同時
、１Ｇ行して行なりことかＩ１１能であり従来のように
、特別のシフ） ｌｒ１′０回路８を別に、没ける必要
がないから、コストパーフオマンスを向にさせることが
できる。ただし、２つの乗算とシフト演算とを同時並行
して行なうことはできないが、その必要性は極めて少な
いので、直列に動作させれば充分である。
の加算ジ【算と、２つの乗算演算または、１つの乗算お
よびシフト演算と、論理演算および除１１′へ・を同時
、１Ｇ行して行なりことかＩ１１能であり従来のように
、特別のシフ） ｌｒ１′０回路８を別に、没ける必要
がないから、コストパーフオマンスを向にさせることが
できる。ただし、２つの乗算とシフト演算とを同時並行
して行なうことはできないが、その必要性は極めて少な
いので、直列に動作させれば充分である。
発明の効果
以上のように１本発明においては、ソフト指定信号に対
応したヒツト位置を°°１”としたシフト用乗数を生成
出力するシフト用乗数生成回路と。
応したヒツト位置を°°１”としたシフト用乗数を生成
出力するシフト用乗数生成回路と。
該シフト用乗数生成回路の出力または外部から供給され
る乗数を任意に選択出力してベクトル乗算器に入力させ
る２入力す１８回路とを備えることにより、１つの２進
乗′ｆｉ器の乗算機能を流用して、必要に応じてシフト
演算も行なうことかでさるように構成したから、ベクト
ル演算装置等に使用することにより、その金物ヤを削減
し、コストノくフオーマンスを向上させることができる
という効果をイ１する。
る乗数を任意に選択出力してベクトル乗算器に入力させ
る２入力す１８回路とを備えることにより、１つの２進
乗′ｆｉ器の乗算機能を流用して、必要に応じてシフト
演算も行なうことかでさるように構成したから、ベクト
ル演算装置等に使用することにより、その金物ヤを削減
し、コストノくフオーマンスを向上させることができる
という効果をイ１する。
４、図面のｔｒｙｉ弔な説１３１
第１図（Δ）は本発明の−・実施例を示すブロック図、
同＋４（Ｂ）は上記実施例の左５ビツトシフトのときの
各部信号を示す図１回図（Ｃ）は右５ヒツトンフト１１
νの各部信号を示す図、第２図は上記実りへ例のシフト
機能イ・１乗算回！仝を使用したベクトル演算装置の一
例を示すブロック図、第３図は従来のシフトを（算機能
および乗算機能を有する演算回路の一例を小才ブロック
図、第４図は従来の／）） ｌ！；＋算回路および乗算
器を使用したベクトルｆｌｉｔ ｎ装置の一例を示すブ
ロック図である。
同＋４（Ｂ）は上記実施例の左５ビツトシフトのときの
各部信号を示す図１回図（Ｃ）は右５ヒツトンフト１１
νの各部信号を示す図、第２図は上記実りへ例のシフト
機能イ・１乗算回！仝を使用したベクトル演算装置の一
例を示すブロック図、第３図は従来のシフトを（算機能
および乗算機能を有する演算回路の一例を小才ブロック
図、第４図は従来の／）） ｌ！；＋算回路および乗算
器を使用したベクトルｆｌｉｔ ｎ装置の一例を示すブ
ロック図である。
図において１１１入力りロスバ、２．ヘクトルレジスタ
、３．出力クロスへ、４，５：ヘクトル加算器、６，７
：ベクトル乗算器６．８：へクトルシフタ、９：ベクト
ル論理ｆｌｉｔ算器、ｌＯ：ベクトル除算器、目：ベク
トル醜算制ｉ１１回路、２７：シフト機能（４！Ｉ２算
回路、３０：シフト用乗数生成回路。
、３．出力クロスへ、４，５：ヘクトル加算器、６，７
：ベクトル乗算器６．８：へクトルシフタ、９：ベクト
ル論理ｆｌｉｔ算器、ｌＯ：ベクトル除算器、目：ベク
トル醜算制ｉ１１回路、２７：シフト機能（４！Ｉ２算
回路、３０：シフト用乗数生成回路。
３１．３３＋２入力ｖＩ替回路、 ３２ ： ヘク）
ル乗算器。
ル乗算器。
Claims (1)
- Ｍビットの第１および第２の入力を乗算して２Ｍビット
の乗算結果を出力する２進乗算器と、該２進乗算器の第
１の入力をシフトさせるビット数およびシフト方向を示
すシフト指定信号を入力してシフトビット数および方向
に応じた特定のビットを“１”とし他のビットを“０”
としたＭビットのシフト用乗数を生成出力するシフト用
乗数生成回路と、該シフト用乗数生成回路の生成出力ま
たは外部から入力される乗算数を択一的に選択出力して
前記ベクトル乗算器の第２の入力に入力させる２入力切
替回路と、前記２進乗算器の出力する２Ｍビットの下位
Ｍビットと上位Ｍビットとを入力して下位または上位Ｍ
ビットを択一的に選択出力する２入力切替回路とを備え
たことを特徴とするシフト機能付乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17474984A JPS6152741A (ja) | 1984-08-22 | 1984-08-22 | シフト機能付乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17474984A JPS6152741A (ja) | 1984-08-22 | 1984-08-22 | シフト機能付乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6152741A true JPS6152741A (ja) | 1986-03-15 |
Family
ID=15984007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17474984A Pending JPS6152741A (ja) | 1984-08-22 | 1984-08-22 | シフト機能付乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6152741A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0291356A2 (en) * | 1987-05-15 | 1988-11-17 | Digital Equipment Corporation | Apparatus and method for performing a shift operation in a multiplier array circuit |
| EP0685787A1 (en) * | 1994-05-26 | 1995-12-06 | Motorola, Inc. | Multibit shifting apparatus, data processor using same, and method therefor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116330A (ja) * | 1984-07-02 | 1986-01-24 | Oki Electric Ind Co Ltd | ビツトシフト方式 |
-
1984
- 1984-08-22 JP JP17474984A patent/JPS6152741A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116330A (ja) * | 1984-07-02 | 1986-01-24 | Oki Electric Ind Co Ltd | ビツトシフト方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0291356A2 (en) * | 1987-05-15 | 1988-11-17 | Digital Equipment Corporation | Apparatus and method for performing a shift operation in a multiplier array circuit |
| EP0685787A1 (en) * | 1994-05-26 | 1995-12-06 | Motorola, Inc. | Multibit shifting apparatus, data processor using same, and method therefor |
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