JPS6116330A - ビツトシフト方式 - Google Patents
ビツトシフト方式Info
- Publication number
- JPS6116330A JPS6116330A JP13517784A JP13517784A JPS6116330A JP S6116330 A JPS6116330 A JP S6116330A JP 13517784 A JP13517784 A JP 13517784A JP 13517784 A JP13517784 A JP 13517784A JP S6116330 A JPS6116330 A JP S6116330A
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- JP
- Japan
- Prior art keywords
- data
- register
- multiplier
- section
- bit
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
Landscapes
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computing Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ビットフット方式に関しミ更に詳細には汎用
乗算器を用いたディジタル信号処理装置におけるビット
シフト方式に関する。
乗算器を用いたディジタル信号処理装置におけるビット
シフト方式に関する。
（従来の技術）
ディジタル信号処理装置において、ビア）シフト処理を
行うことは必要不可欠である。従来のビットジフト処理
は、シフトレジスタ、バレルシフタ等のシフト専用の回
路を用いている。
行うことは必要不可欠である。従来のビットジフト処理
は、シフトレジスタ、バレルシフタ等のシフト専用の回
路を用いている。
（発明が解決しようとする問題点）
しかしながら、従来のような専用回路を用いた場合にお
いて、回路規模を小さくすると処理能力、処理速度が低
下し、処理能力、処理速度を上げると回路規模が大きく
なるという欠点があった。
いて、回路規模を小さくすると処理能力、処理速度が低
下し、処理能力、処理速度を上げると回路規模が大きく
なるという欠点があった。
本発明は、これらの問題点に鑑みなされたもので、回路
規模を小さくしかつ処理能力、処理速度が低下しないで
ビットシフト処理を行うことができるビットシフト方式
を提供することを目的とする。
規模を小さくしかつ処理能力、処理速度が低下しないで
ビットシフト処理を行うことができるビットシフト方式
を提供することを目的とする。
（問題点を解決するための手段）
従来のようなビットシフト処理専用回路を用いずに、ビ
ットシフトされるべきデータが格納される第１メモリ部
と、ビットシフトするビット数に対応する内容が予め格
納されている第２メモリ部と、前記第１メモリ部からの
データと前記第２メモリ部からのデータとの乗算を行う
乗算部とを具備している。
ットシフトされるべきデータが格納される第１メモリ部
と、ビットシフトするビット数に対応する内容が予め格
納されている第２メモリ部と、前記第１メモリ部からの
データと前記第２メモリ部からのデータとの乗算を行う
乗算部とを具備している。
（作 用）
乗算部での乗算結果を上位部、下位部の２つに分け、所
望のビットシフト方向によって上位部、下位部のどちら
か一方を選択することにより所望のビット数ビットシフ
トされたデータを得られる。
望のビットシフト方向によって上位部、下位部のどちら
か一方を選択することにより所望のビット数ビットシフ
トされたデータを得られる。
（実施例）
添付図面は、本発明の一実施例を示す構成図である。同
図において、１はデータＲＡＭ部２、データＲ，ＯＭ部
３、ＡＬＵ部４、乗算部５がらの信号をまとめて伝送す
る主ルートであるデータバス、２はデータＲＡＭ部、３
はデータＲＯＭ部、４は算術演算と論理演算を扱うＡＬ
Ｕ部、５は被乗数と乗数の二つの因子からの積が得られ
る乗算部、６はデータＲＡＭ部２、データＲＯＭ部３、
ＡＬＵ部４、乗算部５の各部へのデータの受は渡しを制
御する制御部、７はＡ、ＬＵ、８はＡＬＵ出力用レジス
タ、９は乗算入力レジスタ凧、１０は被乗数入力レジス
タＭＢ、１１は乗算器、１２は乗算器上位部出力レジメ
タＭＣ１１３は乗算器下位部用力レジスタＭＤ、１４は
データＲＡＭアドレス指定レジスタＤＡ、、１５はデー
タＲＡＭ、１６はデータＲＯＭアドレス指定レジスタＤ
Ｂ、１７はデータＲＯＭである。データＲＡＭ部２はデ
ータＩＩ（、ＡＭアドレス指定レしスタＤＡ １４とデ
ータＲＡＭ１５から構成され、データＲＡ Ｍアドレス
指定レジスタＤＡ １４、データＲＡＭ １５はデータ
バス１と接続し、データＲＡＭアドレス指定レジスタＤ
Ａ １４の出力信号はデータＲ，ＡＭ１５に入力され、
データＲ，ＡＭ１５の出力信号はデータバス１に出力さ
れる。データＲ，ＯＭ部３はデータＲＯＩＶＩアドレス
指定レジスタＤＢ １６とデータＲ，ＯＭから構成され
、データＲＯＭアドレス指定レジスタＤＢ］６はデータ
バス１と接続し、データＲＡＭアドレス指定レジスタＤ
Ｂ１６の出力信号はデータＲＯＭ１７に入力され、デー
タＲＯＭ１７の出力信号はデータバス１に出力される。
図において、１はデータＲＡＭ部２、データＲ，ＯＭ部
３、ＡＬＵ部４、乗算部５がらの信号をまとめて伝送す
る主ルートであるデータバス、２はデータＲＡＭ部、３
はデータＲＯＭ部、４は算術演算と論理演算を扱うＡＬ
Ｕ部、５は被乗数と乗数の二つの因子からの積が得られ
る乗算部、６はデータＲＡＭ部２、データＲＯＭ部３、
ＡＬＵ部４、乗算部５の各部へのデータの受は渡しを制
御する制御部、７はＡ、ＬＵ、８はＡＬＵ出力用レジス
タ、９は乗算入力レジスタ凧、１０は被乗数入力レジス
タＭＢ、１１は乗算器、１２は乗算器上位部出力レジメ
タＭＣ１１３は乗算器下位部用力レジスタＭＤ、１４は
データＲＡＭアドレス指定レジスタＤＡ、、１５はデー
タＲＡＭ、１６はデータＲＯＭアドレス指定レジスタＤ
Ｂ、１７はデータＲＯＭである。データＲＡＭ部２はデ
ータＩＩ（、ＡＭアドレス指定レしスタＤＡ １４とデ
ータＲＡＭ１５から構成され、データＲＡ Ｍアドレス
指定レジスタＤＡ １４、データＲＡＭ １５はデータ
バス１と接続し、データＲＡＭアドレス指定レジスタＤ
Ａ １４の出力信号はデータＲ，ＡＭ１５に入力され、
データＲ，ＡＭ１５の出力信号はデータバス１に出力さ
れる。データＲ，ＯＭ部３はデータＲＯＩＶＩアドレス
指定レジスタＤＢ １６とデータＲ，ＯＭから構成され
、データＲＯＭアドレス指定レジスタＤＢ］６はデータ
バス１と接続し、データＲＡＭアドレス指定レジスタＤ
Ｂ１６の出力信号はデータＲＯＭ１７に入力され、デー
タＲＯＭ１７の出力信号はデータバス１に出力される。
ＡＬＵ部４はＡＬＵ７とＡＬＵ出力用レジスタから構成
され、ＡＪ、Ｕ７はデークツ′ス１と接続し、ＡＬＵ７
の出力信号はＡＬＵ出力用レジスタ８に入力され、ＡＬ
Ｕ出力用レジスタ８の出力信号はデータバス１及び再ひ
ＡＬＵ７に出力される。乗算部５は乗数入力レジスタＭ
Ａ９、被乗数入力レジスタＭＢ １０、乗算器１１、乗
算器上位部用力レジスタＭＣ１２及び乗算器下位部用力
レジスタＭＤ １３から構成さね、乗算入力レジスタＭ
Ａ９、被乗数入力レジスタＭＢ １０はデータバス１と
接続し、乗算器上位部用力レジスタＭＣ１２、乗算器下
位部用力レジスタＭＤ １３の各出力信号はデータバス
１に出力される。
され、ＡＪ、Ｕ７はデークツ′ス１と接続し、ＡＬＵ７
の出力信号はＡＬＵ出力用レジスタ８に入力され、ＡＬ
Ｕ出力用レジスタ８の出力信号はデータバス１及び再ひ
ＡＬＵ７に出力される。乗算部５は乗数入力レジスタＭ
Ａ９、被乗数入力レジスタＭＢ １０、乗算器１１、乗
算器上位部用力レジスタＭＣ１２及び乗算器下位部用力
レジスタＭＤ １３から構成さね、乗算入力レジスタＭ
Ａ９、被乗数入力レジスタＭＢ １０はデータバス１と
接続し、乗算器上位部用力レジスタＭＣ１２、乗算器下
位部用力レジスタＭＤ １３の各出力信号はデータバス
１に出力される。
次に、動作について説明する。
本実施例として、例えばＡＬＵ ７の演算結果をＸとし
てデータＲＡＭ ｌｓ内の任意データをＹとすると、Ｙ
をＸビットシフトしてシフト結果をデータＲＡＭ１５内
に格納する場合を以下に示す。
てデータＲＡＭ ｌｓ内の任意データをＹとすると、Ｙ
をＸビットシフトしてシフト結果をデータＲＡＭ１５内
に格納する場合を以下に示す。
はじめに、データＲＡＭアドレス指定レジスタＤＡ１４
の内容は、Ｙが格納されているアドレスを指定するため
のデータが保持されているものとする。
の内容は、Ｙが格納されているアドレスを指定するため
のデータが保持されているものとする。
ＡＬＵ７の演算結果Ｘはデータバス１を介してデータＲ
ＯＭアドレス指定レジスタＤＢ１６に入力する。
ＯＭアドレス指定レジスタＤＢ１６に入力する。
そして、データＲ，ＯＭ １７のアドレスＸに格納され
ているデータは特定のビットが１”となっているデータ
である。
ているデータは特定のビットが１”となっているデータ
である。
次に、データＲ，ＡＭ １．５の出力Ｙはデータバス１
を介して乗数入力レジスタＭＡ９に入力する。データＲ
ＯＭ１７の出力Ｘはデータバス１を介して被乗数入力レ
ジスタＭＢ １０に入力する。乗数入力レジスタＭＡ９
及び被乗数レジスタＭＢ １０に保持されたデータは乗
算器１１において乗算を行い、乗算器上位部、出力レジ
スタＭＣ１２あるいは乗算器下位部出力レジスタＭＤ
１３のどちらかを選択し乗算器］１から乗算結果のデー
タを保持しておき、その保持されたデータはデータバス
１を介してデータＲＡＭ＋５に入力する。以上で動作が
完了する。
を介して乗数入力レジスタＭＡ９に入力する。データＲ
ＯＭ１７の出力Ｘはデータバス１を介して被乗数入力レ
ジスタＭＢ １０に入力する。乗数入力レジスタＭＡ９
及び被乗数レジスタＭＢ １０に保持されたデータは乗
算器１１において乗算を行い、乗算器上位部、出力レジ
スタＭＣ１２あるいは乗算器下位部出力レジスタＭＤ
１３のどちらかを選択し乗算器］１から乗算結果のデー
タを保持しておき、その保持されたデータはデータバス
１を介してデータＲＡＭ＋５に入力する。以上で動作が
完了する。
具体的に、データビット幅を４ビツトとし、Ｘ。
Ｙを２進数表示でＸ＝（００１０）ＢｒＮ、Ｙ−（０］
、］、０）ＢＩＮとしたときの動作について説明する。
、］、０）ＢＩＮとしたときの動作について説明する。
データ■（０Ｍ１７は次の表１に示した内容を格納して
おく。
おく。
（以下余白）
表１
よって、データａＯＭ １７のアドレスＸ＝（００１０
）ＢＩＮの内容は（０１００） ＢｒＮとなり、これと
Ｙ＝（０１１０）ＢＩＮと乗算すると、次のようになる
。
）ＢＩＮの内容は（０１００） ＢｒＮとなり、これと
Ｙ＝（０１１０）ＢＩＮと乗算すると、次のようになる
。
し、たがって、乗算器上位部用力レジスタＭＣ１２は（
０００１）ＢＩＮとなり、乗算器下位部用力レジスタＭ
Ｄ１．３は（１０００）’ ＢＩＮとなる。したがって
、ＹのＸビット左シフトの場合は乗算器上位部用力レジ
スタＭＣＩ２を選択し、ＹのＸビット左シフトの場合は
乗算器下位部用力レジスタＭＤ １３を選択することに
より所望のビットシフト処理結果を得ることができる。
０００１）ＢＩＮとなり、乗算器下位部用力レジスタＭ
Ｄ１．３は（１０００）’ ＢＩＮとなる。したがって
、ＹのＸビット左シフトの場合は乗算器上位部用力レジ
スタＭＣＩ２を選択し、ＹのＸビット左シフトの場合は
乗算器下位部用力レジスタＭＤ １３を選択することに
より所望のビットシフト処理結果を得ることができる。
また、データビット幅を８ピントとし、Ｘ、Ｙを２進数
表示でＸ＝（０００００１００）ＢＩＮ、 Ｙ＝（００
１１０１１１）ＢＩＮとしたときの動作について説明す
る。
表示でＸ＝（０００００１００）ＢＩＮ、 Ｙ＝（００
１１０１１１）ＢＩＮとしたときの動作について説明す
る。
データＲｏＭ １７は次の表２に示した内容を格納して
おく。
おく。
表２
よって、データＲ，ＯＭ］７のアドレスｘ＝（ｏｏｏ。
０１００ ） ＢＩＮの内容は（０００］ ００００
） ＢＩＮとなり、これとＹ−（００１１，０１１１）
Ｂ、ｒＮと乗算すると、次のようになる。
） ＢＩＮとなり、これとＹ−（００１１，０１１１）
Ｂ、ｒＮと乗算すると、次のようになる。
したがって、ＹのＸビット左シフトの場合は乗算器上位
部用力レジスタＭＣＩ２を選択し、ＹのＸビット左ンフ
トの場合は乗算器下位部用力レジスタ〜ＩＤ１３を選択
することにより所望のビットシフト処理結果を得ること
ができる。
部用力レジスタＭＣＩ２を選択し、ＹのＸビット左ンフ
トの場合は乗算器下位部用力レジスタ〜ＩＤ１３を選択
することにより所望のビットシフト処理結果を得ること
ができる。
このように、データビット幅がｎビットの場合、ｎビッ
ト×ｎビットの乗算器とｎ個のデータＲＯＭがあればビ
ットシフト処理が行うことができる。
ト×ｎビットの乗算器とｎ個のデータＲＯＭがあればビ
ットシフト処理が行うことができる。
（発明の効果）
以上、説明したように、本発明によれば、ビノトンフト
処理専用回路を用いずに汎用乗算器に入力する乗数と被
乗数を制御することでビットシフト処理を行うことがで
き、装置構成を簡略化できる。また、ビットシフト専用
回路を有するディジタル信号処理装置であれば、パイプ
ライン処理を行うことにより処理速度の高速化が可能と
なる。
処理専用回路を用いずに汎用乗算器に入力する乗数と被
乗数を制御することでビットシフト処理を行うことがで
き、装置構成を簡略化できる。また、ビットシフト専用
回路を有するディジタル信号処理装置であれば、パイプ
ライン処理を行うことにより処理速度の高速化が可能と
なる。
添付図面は、本発明の一実施例を示す構成図である。
１・・・データバス、 ２・・データＲＡＭ部、３
・・・データＲＯＭ部、 ４ ・Ａ、Ｌ Ｕ部、５・
乗算部、 ６・制御部、７・・・ＡＪ、Ｕ、
８・・Ａ Ｌ Ｕ出力用レジスタ、９・
・・乗数入力レジスタＭＡ、 １０・・・被乗数入カレノスタＭＢ、 １１・・乗算器、 １２・・乗算器上位部用力レジスタＭＣ１］３・・・乗
算器下位部用力レジスタＭＤ、】４・・・データＲＯＭ
アドレス指定レジスタＤＡ１】５・・・データＲＡＭ、 】６・・・データＲＯＭアドレス指定レジスタＤＢ、１
７・・・データＲ，ＯＭ０
・・・データＲＯＭ部、 ４ ・Ａ、Ｌ Ｕ部、５・
乗算部、 ６・制御部、７・・・ＡＪ、Ｕ、
８・・Ａ Ｌ Ｕ出力用レジスタ、９・
・・乗数入力レジスタＭＡ、 １０・・・被乗数入カレノスタＭＢ、 １１・・乗算器、 １２・・乗算器上位部用力レジスタＭＣ１］３・・・乗
算器下位部用力レジスタＭＤ、】４・・・データＲＯＭ
アドレス指定レジスタＤＡ１】５・・・データＲＡＭ、 】６・・・データＲＯＭアドレス指定レジスタＤＢ、１
７・・・データＲ，ＯＭ０
Claims (1)
- ビットシフトされるべきデータが格納される第１メモリ
部と、ビットシフトするビット数に対応する内容が予め
格納されている第２メモリ部と、前記第１メモリ部から
のデータと前記第２メモリ部からのデータとの乗算を行
う乗算部とを具備し、前記乗算部での乗算結果を上位部
、下位部の２つに分け、所望のビットシフト方向によつ
て前記上位部、前記下位部のどちらか一方を選択するこ
とより所望の前記ビット数ビットシフトされたデータを
得られることを特徴とするビットシフト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13517784A JPS6116330A (ja) | 1984-07-02 | 1984-07-02 | ビツトシフト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13517784A JPS6116330A (ja) | 1984-07-02 | 1984-07-02 | ビツトシフト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6116330A true JPS6116330A (ja) | 1986-01-24 |
Family
ID=15145633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13517784A Pending JPS6116330A (ja) | 1984-07-02 | 1984-07-02 | ビツトシフト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116330A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6152741A (ja) * | 1984-08-22 | 1986-03-15 | Nec Corp | シフト機能付乗算回路 |
| EP0247383A2 (en) * | 1986-04-30 | 1987-12-02 | Sony Corporation | Apparatus for arithmetic processing |
| JP2008508436A (ja) * | 2004-07-30 | 2008-03-21 | ステレオニクス リミテッド | 装備品取り付け装置 |
-
1984
- 1984-07-02 JP JP13517784A patent/JPS6116330A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6152741A (ja) * | 1984-08-22 | 1986-03-15 | Nec Corp | シフト機能付乗算回路 |
| EP0247383A2 (en) * | 1986-04-30 | 1987-12-02 | Sony Corporation | Apparatus for arithmetic processing |
| JP2008508436A (ja) * | 2004-07-30 | 2008-03-21 | ステレオニクス リミテッド | 装備品取り付け装置 |
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