JPH08307157A

JPH08307157A - 復調器で算術演算を実施する回路

Info

Publication number: JPH08307157A
Application number: JP8127632A
Authority: JP
Inventors: Jose G Corleto; ジョーズ・ジー・コーレト; Gregg S Kodra; グレッグ・エス・コドラ
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1995-05-04
Filing date: 1996-04-25
Publication date: 1996-11-22
Also published as: EP0741478A2; EP0741478A3; KR960043562A; US5668749A

Abstract

(57)【要約】【課題】復調器で算術演算を実施する回路が提供され
る。【解決手段】同相信号Ｉ（ｎ）とクワッドラチャ信号
Ｑ（ｎ）からラジアス値と位相値を決定する回路１０
は、好適にはＣＯＲＤＩＣアルゴリズムを使用して、初
期の同相信号とクワッドラチャ信号に基づき、位相値と
ラジアス値を繰り返し概算する。回路１０は、多重タス
ク演算装置５０，メモリ２０およびコントローラ３０を
含む。多重タスク演算装置は、レジスタ１２，１４，１
６，マルチプレクサ１８，２２，シフト・レジスタ２
４，２５および加算器２６を含み、各種の算術演算を実
施する。回路１０はさらに、ラジアス値と位相値の種々
の時間点における解を格納するダイナミック・メモリ３
２を含み、これらの解は、ラジアス値と位相値のフィル
タリングにその後使用される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル・ラジオ受信
機に関し、さらに詳しくは放送周波数変調（ＦＭ）信号
および振幅変調（ＡＭ）信号を復調し、これらの信号を
ディジタル的にフィルタするディジタル回路に関する。

【０００２】

【従来の技術】放送ＡＭ信号とＦＭ信号の受信と復調は
技術上知られている。歴史的にＡＭ信号とＦＭ信号の受
信と復調は、アナログ回路を用いて行われ、この回路で
は、多くのアナログ素子が入力信号を受信して、信号の
振幅部分と位相部分を除去して、信号の振幅部分と位相
部分の中に含まれる情報を渡して、さらに処理を行い出
力する。最近になって、ディジタル回路が出現し、設計
者は、信号の復調とフィイルタリングにおいてディジタ
ル信号処理を採用するラジオを作れるようになった。

【０００３】ディジタルＡＭ／ＦＭラジオは、アンテナ
を使用して、アナログ形式の放送信号を受信する。つい
でラジオ周波数（ＲＦ）インタフェースが、このアナロ
グ信号を増幅して、増幅した信号をチューナに渡す。チ
ューナは信号の中の所望の周波数成分にロックし、所望
の周波数成分を１０．７ＭＨｚに再変調する。ＩＦプロ
セッサはついで、再変調されたアナログ信号を受信し
て、アナログ信号をディジタル変換し、ついで、このデ
ィジタル信号をクワッドラチャ・ミクスダウン（quadra
ture mixes down ）して、同相信号とクワッドラチャ信
号を作る。この同相信号とクワッドラチャ信号はつい
で、ディジタル的にフィルタされて、受信機の選択性を
向上させ、隣接するチャンネルの干渉を低減する。復調
器は、同相信号とクワッドラチャ信号を復調して、振幅
値またはラジアス（radius）値と位相値を生じる。つい
でＦＭ情報とＡＭ情報が、復調された信号から抽出され
る。ＦＭ情報とＡＭ情報はついで、より低いサンプリン
グ周波数にデシメート（decimate）され、このデシメー
ション段階は、低域フィルタリング、および新しいサン
プリング速度へのアンダーサンプリング（undersamplin
g ）によって構成される。いったん位相信号と振幅信号
がより低い速度でサンプリングされると、それらはさら
にディジタル的に処理されて、誘導される点火雑音を除
去し、放送局で符合化される可聴信号を検索できる。

【０００４】同相信号とクワッドラチャ信号の振幅値，
位相値への変換、およびその後のこれらの値のフィルタ
リングは依然難しく計算集約的な作業である。この変換
プロセスを扱うほとんどのアルゴリズムは、高価なハー
ドウェア実現を必要とし、高速で大型の電力消費量の多
い加算器と乗算器を必要とし、これがディジタル復調方
式の効率性を制限し、このため、従来のアナログ手段に
対する利点に影響を与えている。

【０００５】いくつかのアルゴリズムは復調プロセスの
複雑性を低減し、これにより、効率性を向上させて、ハ
ードウェア条件を削減している。具体的な１つのアルゴ
リズムは、座標回転ディジタル・コンピュータ（coordi
nate rotational digital computer：ＣＯＲＤＩＣ）ア
ルゴリズムの角累算（angle accumulation）モードであ
り、同相ベクトルと直角ベクトルに基づき、振幅値と位
相値を概算する反復手続である。ＣＯＲＤＩＣアルゴリ
ズムは依然乗算，加算および減算を必要とするが、乗算
は、シフト・レジスタによって実現できるものであるた
め、ハードウェア条件を低減している。

【０００６】たとえＣＯＲＤＩＣアルゴリズムがハード
ウェアの乗算器を必要としなくても、変換プロセスを実
施するには、記憶素子の他に少なくとも２個のシフタと
３個の加算器が必要である。このため、ＣＯＲＤＩＣア
ルゴリズムを実行するデバイスは依然、実質的なハード
ウェアを必要とした。前記ハードウェアは、それ自体で
は、その後のデシメーション・プロセスで必要とされる
ディジタル・フィルタリング動作を実行できない。振幅
と位相の計算を実行し、その後ディジタル・フィルタリ
ングを行ってデシメーションを行う先行技術のデバイス
の複雑性は、結果的に費用がかさみ、性能が低下するた
め、ディジタル復調方式の全体的性能を制限していた。

【０００７】

【発明が解決しようとする課題】このため、効率的に、
最小の回路素子で、同相信号とクワッドラチャ信号をラ
ジアス値と位相値に変換して、その後のフィルタリング
動作を実行する装置に対する必要性が技術上存在する。

【０００８】

【課題を解決するための手段】一般に本発明は、各種の
算術演算を実施する回路を提供し、より具体的には、ラ
ジオの復調器で使用するための、同相信号とクワッドラ
チャ信号からラジアス値と位相値を決定する回路を提供
する。ラジアス値と位相値は、初期の同相信号とクワッ
ドラチャ信号に基づき位相値とラジアス値を繰り返し概
算する回路、および各反復段階の誤差によって決定され
る。この回路は信号をフィルタするのが望ましい。回路
は、レジスタ，乗算器，シフト・レジスタ，加算器およ
びメモリによる構成を使用し、これらすべてがコントロ
ーラによって制御されて、必要な反復計算を実行する。
この回路はさらに、各サンプリング間隔で結果を格納す
るダイナミック・メモリを含み、これらの結果はラジア
ス値と位相値をフィルタするのに使用される。繰り返し
の解およびその他の算術演算は、本発明の回路によっ
て、より少ない演算数で実施されて、以前は得られなか
った利点を持たらす。

【０００９】

【実施例】図１は、同相信号とクワッドラチャ信号から
ラジアス値と位相値を決定し、各種のフィルタリング動
作を実行する回路１０を示す。この回路はまた、フィル
タリング動作と、必要に応じて他の演算を実施する。回
路１０は、メモリ２０，コントローラ３０，および多重
タスク演算装置５０によって構成される。本発明の回路
１０によって実施される機能はディジタル・ラジオに容
易に適用できるが、ディジタル・ラジオの全体的な動作
は、本発明とは即座に密接に関連するものではない。こ
のため、ディジタル・ラジオの全体的動作は、本発明の
動作をより明かにするためにのみ説明する。

【００１０】メモリ２０は、読み出し専用メモリ（ＲＯ
Ｍ）またはその他のスタティック・メモリによって構成
され、これは、回路１０によって実施される演算に使用
する定数を格納する。本発明の回路１０は、ＣＯＲＤＩ
Ｃアルゴリズムを使用して、冗長な計算を実施できるの
で、またＣＯＲＤＩＣアルゴリズムは定数の冗長的使用
を必要とするので、メモリ２０は、アルゴリズムで使用
される定数に直接アクセスすることによって、ＣＯＲＤ
ＩＣアルゴリズムの実行を容易にし効率的にする。技術
上周知のように、メモリ２０の選択は、システム要件に
依存する。これらの要件についてはここでは詳述しな
い。

【００１１】多重タスク演算装置５０は、互いに動作的
に結合された、同相レジスタ１２，クワッドラチャ・レ
ジスタ１４，角レジスタ（angular register）１６，第
１マルチプレクサ１８，第２マルチプレクサ２２，第２
シフト・レジスタ２４，加算器２６，累算器レジスタ２
８，およびコントローラ３０によって構成される。多重
タスク演算装置５０はまた、第１シフト・レジスタ２５
を含む。データ・バス３４は、演算装置５０の各素子と
動作的に結合し、またデータ出力ポート４８においてデ
ータの出力ができるようにする。多重タスク演算装置５
０は、各種の演算機能を実施し、その１つは、同相信号
とクワッドラチャ信号からラジアス値と位相角度を決定
することである。

【００１２】第１マルチプレクサ１８は、データ・バス
３４，同相レジスタ１２，クワッドラチャ・レジスタ１
４，および角レジスタ１６と動作的に結合する。第２マ
ルチプレクサ２２は、同相レジスタ１２，クワッドラチ
ャ・レジスタ１４，およびメモリ２０と動作的に結合す
る。第２シフト・レジスタ２４は、第２マルチプレクサ
２２の出力をその入力として受け取り、一方、第１シフ
ト・レジスタ２５は、入力として、第１マルチプレクサ
１８の出力を受け取る。加算器２６は、第１シフト・レ
ジスタ２５の出力および第２シフト・レジスタ２４の出
力をその２つの入力として受け取る。加算器２６は、制
御信号４４に依存して、第２シフト・レジスタ２４の内
容を第１シフト・レジスタ２５に加えるか、または第１
シフト・レジスタ２５から第２シフト・レジスタ２４の
内容を引いて、出力を生じることができる。第１シフト
・レジスタ２５からの入力値を入力Ａ、第２シフト・レ
ジスタ２４からの入力を入力Ｂと想定すると、加算器２
６の演算は、加算器２６で受信した制御信号４４に応じ
て、（Ａ＋Ｂ）または（Ａ−Ｂ）になる。累算器レジス
タ２８は、その入力として、加算器２６の出力を受け取
り、その出力を選択的にシステム・バス３４に与える。

【００１３】回路１０は、ダイナミック・メモリ３２を
含むことができ、このメモリは、第１マルチプレクサ１
８，データ・バス３４，同相レジスタ１２，クワッドラ
チャ・レジスタ１４，角レジスタ１６，および累算器レ
ジスタ２８と相互に動作可能な形で（interoperable ）
結合し、ラジアス値および位相値を格納するほか、多重
タスク演算装置５０が出すその他の結果も格納する。ダ
イナミック・メモリ３２は、ランダム・アクセス・メモ
リ（ＲＡＭ）またはその他の技術上周知のダイナミック
・メモリによって構成されることが望ましい。ダイナミ
ック・メモリ３２はまた、データを受け取って、データ
・バス３４にデータを与える。

【００１４】コントローラ３０は、制御信号４４を、同
相レジスタ１２，クワッドラチャ・レジスタ１４と角レ
ジスタ１６，第１マルチプレクサ１８，メモリ２０，第
２マルチプレクサ２２，累算器レジスタ２８，第１シフ
ト・レジスタ２５，第２シフト・レジスタ２４，および
ダイナミック・メモリ３２に与える。コントローラ３０
は、メモリ２０から値（フィルタ係数）を受け取って、
少なくともこれらの値の一部に基づき、制御信号４４を
出す。制御信号４４に基づき、ラジアス値および位相値
は、同相信号とクワッドラチャ信号の値に基づいてラジ
アス値および位相値を繰り返し概算することによって決
定される。このような計算は、ＣＯＲＤＩＣアルゴリズ
ムに従って実施される。

【００１５】演算において、同相レジスタ１２とクワッ
ドラチャ・レジスタ１４は、データ・バス３４を介し
て、同相信号とクワッドラチャ信号を受信する。表記Ｉ
（ｎ）およびＱ（ｎ）はそれぞれ、サンプル間隔（ｎ）
の同相信号およびクワッドラチャ信号を表す。同相信号
とクワッドラチャ信号は、以前にディジタル化されフィ
ルタされて、時間（ｎ）に採取されたアナログ信号の量
子化標本を表す。コントローラ３０は、同相信号とクワ
ッドラチャ信号をそれぞれ、同相レジスタ１２とクワッ
ドラチャ・レジスタ１４にロードするのに必要な制御信
号４４を与える。いったんロードされたなら、アルゴリ
ズムが開始できる。本発明の回路１０は、ＣＯＲＤＩＣ
アルゴリズムの角累算モードを使用して、同相信号とク
ワッドラチャ信号から、ラジアス値と位相値を計算する
ことが望ましい。このアルゴリズムは、１５回の繰り返
しを必要とすることが望ましく、ｋ＝１から１５の反復
については以下ののように進行する。反復ｋ＝１の場合： Φ（ｎ，１）＝Ｓｑ＊π／２Ｉ（ｎ，１）＝Ｓｑ＊Ｑ（ｎ）Ｑ（ｎ，１）＝- Ｓｑ＊Ｉ（ｎ）ここでＳｑ＝Ｑ（ｎ，ｋ−１）の符号。ゆえにｋ＝１の
場合には、Ｓｑ＝Ｑ（ｎ）の符号となる。反復ｋ＝２，．．．１５の場合： Φ（ｎ，ｋ）＝Φ（ｎ，ｋ−１）＋Ｓｑ＊ａｔａｎ［２^1-k ］Ｉ（ｎ，ｋ）＝Ｉ（ｎ，ｋ−１）＋Ｓｑ＊Ｑ（ｎ，ｋ−１）＊２^1-k Ｑ（ｎ，ｋ）＝Ｑ（ｎ，ｋ−１）−Ｓｑ＊Ｉ（ｎ，ｋ−１）＊２^1-k ここでａｔａｎ［２^1-k ］＝２^1-k のアークタンジェ
ントである。

【００１６】本発明の回路１０を参照して、反復ｋ＝１
の場合、同相レジスタ１２は最初にＩ（ｎ）を受け取
り、クワッドラチャ・レジスタ１４はＱ（ｎ）を受け取
る。ついで、π／２が、制御信号４４に基づき、メモリ
２０から第２マルチプレクサ２２へとロードされ、加算
器２６への第２入力として与えられる。第１マルチプレ
クサ１８の値はヌルになり、加算器２６の第１入力とし
て与えられる。Ｑ（ｎ）の符号に基づき、コントローラ
３０は、制御信号４４を加算器に与えて、加算または減
算が実施されるようにする。累算器レジスタ２８は加算
器２６からΦ（ｎ，１）を受け取り、この値は、バス３
４を介して角レジスタ１６に送られ、次の反復で使用さ
れる。

【００１７】Ｉ（ｎ，１）の計算の場合、Ｑ（ｎ）がク
ワッドラチャ・レジスタ１４からロードされて、第２マ
ルチプレクサ２２を介して渡され、第２シフト・レジス
タ２４を介してシフトされずに渡され、加算器２６への
第２入力として与えられる。第１マルチプレクサ１８
は、第１シフト・レジスタ２５を介して、加算器の第１
入力として、加算器２６にヌル値を与える。Ｑ（ｎ）の
符号に基づき、コントローラ３０は制御信号４４を加算
器２６に与えて、加算器が加算または減算を実施するよ
うにする。累算器レジスタ２８はＩ（ｎ，１）を受け取
り、ついでこの値をバス３４を介して同相レジスタ１２
に伝送する。

【００１８】Ｑ（ｎ，１）の計算の場合、Ｉ（ｎ）が、
同相レジスタ１２から第２マルチプレクサ２２を介して
渡され、第２シフト・レジスタ２４を介してシフトせず
に渡され、加算器２６に第２入力として与えられる。ヌ
ル値が第１マルチプレクサ１８によって加算器２６に与
えられ、第１シフト・レジスタ２５を介してシフトせず
に渡され、加算器２６の第１入力として受け取られる。
Ｑ（ｎ）の符号に基づき、コントローラ３０は制御信号
４４を加算器２６に与えて、加算器２６が、加算または
減算を実施するようにする。累算器レジスタ２８は、加
算器２６から結果であるＱ（ｎ，１）を受け取り、バス
３４を介してクワッドラチャ・レジスタにその結果を与
える。

【００１９】反復ｋ＝２の場合、位相値Φ（ｎ，２）
は、Φ（ｎ，１）＋Ｓｑ＊ａｔａｎ［２^-1］を合計する
ことによって出す。制御信号４４と反復指標に基づき、
第２マルチプレクサは、メモリ２０から正しい情報を受
け取る。メモリ２０から与えられる値は、ａｔａｎ［２
^-1］の値と等しい。角レジスタ１６の内容であるΦ
（ｎ，１）は、第１マルチプレクサ１８に与えられる。
第１マルチプレクサ１８はついで、この値を、第１シフ
ト・レジスタ２５を介してシフトせずに加算器２６に、
加算器の第１入力として送る。第２マルチプレクサ２２
は、この内容を、第２シフト・レジスタ２４を介してシ
フトせずに送り、この値を加算器２６の第２入力として
与える。Ｑ（ｎ，１）の符号に基づき、コントローラ３
０は、制御信号４４を加算器２６に与えて、加算器２６
が、アルゴリズムに従って、加算または減算を実施する
ようにする。加算器２６からの結果であるΦ（ｎ，２）
はついで、累算器レジスタ２８によって受け取られる。
制御信号４４に基づき、値Φ（ｎ，２）はついで、バス
３４を介して角レジスタ１６に与えられて、次の演算の
ために格納される。

【００２０】反復ｋ＝２の場合、Ｉ（ｎ，２）＝Ｉ
（ｎ，１）＋Ｓｑ＊Ｑ（ｎ，１）＊２^-1である。この演
算を達成するには、同相レジスタ１２の内容、Ｉ（ｎ，
１）、が第１マルチプレクサ１８にロードされて、直接
第１シフト・レジスタ２５を介してシフトせずに第１入
力として加算器２６に与えられる。クワッドラチャ・レ
ジスタ１４の内容はついで、第２マルチプレクサ２２に
与えられる。第２マルチプレクサ２２から、Ｑ（ｎ，
１）の値は第２シフト・レジスタ２４に与えられ、アル
ゴリズムに従って右に１ビットシフトされる。第２シフ
ト・レジスタ２４からの値はついで、第２加算器入力と
して加算器２６に入力される。Ｑ（ｎ，１）の符号に基
づき、コントローラ３０は、制御信号４４を加算器４６
に与えて、アルゴリズムに従って加算または減算を実行
する。加算器２６からの結果であるＩ（ｎ，２）はつい
で累算器レジスタ２８によって受け取られる。制御信号
４４に基づき、値Ｉ（ｎ，２）はついでバス３４を介し
て同相レジスタ１２に与えられ、次の演算のために格納
される。

【００２１】最後に、反復ｋ＝２の場合、Ｑ（ｎ，２）
＝Ｑ（ｎ，１）−Ｓｑ＊Ｉ（ｎ，１）＊２^-1である。こ
の演算を実施するには、クワッドラチャ・レジスタ１４
の内容であるＱ（ｎ，１）が第１マルチプレクサ１８に
入力され、第１シフト・レジスタ２５を介して送られ、
第１加算器入力として加算器２６に与えられる。同相レ
ジスタ１２の内容は、第２マルチプレクサ２２に与えら
れ、第１シフト・レジスタ２５に送られて、右に１ビッ
トシフトされ、加算器２６に第２加算器入力として与え
られる。Ｑ（ｎ，１）の符号に基づき、制御信号４４が
コントローラ３０によって与えられて、加算器２６は、
その入力を加算するか、またはその第１入力から第２入
力を減算する。加算器２６の結果であるＱ（ｎ，２）
は、累算器レジスタ２８に与えられ、ついでデータ・バ
ス３４を介してクワッドラチャ・レジスタ１４に送られ
る。

【００２２】反復ｋ＝３ないし１５の場合、回路１０
は、反復ｋ＝２のために実施された段階と一貫性のある
ＣＯＲＤＩＣアルゴリズムを実施する。反復ｋ＝３ない
し１５に基づき、アルゴリズムによる最終結果であるＩ
（ｎ，１５）およびΦ（ｎ，１５）はそれぞれ、１個の
加算器のみを使用して、ラジアス値または振幅値と位相
値を表す（これは先行技術の回路では実現しなかっ
た）。ラジアス値と位相値を決定する回路１０の各演算
の後、値は、その後のフィルタリング動作で使用するた
めに、ダイナミック・メモリ３２に格納されるのが望ま
しく、またバス３４を介してデータ出力４８として与え
られる。

【００２３】本発明の回路１０はさらに、ダイナミック
・メモリ３２，同相レジスタ１２，および累算器レジス
タ２８の相互に動作可能な結合によって構成されて、コ
ントローラによって与えられる振幅変調制御信号４４に
基づき、ラジアス値から、振幅変調（ＡＭ）情報を抽出
する。ラジアス値Ｉ（ｎ，１５）はサンプル期間（ｎ）
のＡＭ情報を表すので、コントローラは、単に常駐の場
所からＡＭ情報にアクセスして、データ出力４８として
信号値Ｉ（ｎ，１５）を与えることによって、ＡＭ情報
を抽出する。しかしながら、当業者は、信号を強化する
のに、ラジアス値Ｉ（ｎ，１５）のさらなる操作が必要
となることを容易に認めよう。

【００２４】回路１０は、位相値に対し算術演算を行う
ことによって、計算された位相値からＦＭ情報を抽出す
る。このため、回路１０はさらに、ダイナミック・メモ
リ３２，同相レジスタ１２，クワッドラチャ・レジスタ
１４，第１マルチプレクサ１８，第２マルチプレクサ２
２，加算器２６，および累算器レジスタ２８の相互に動
作可能な結合によって構成されて、コントローラが与え
る周波数変調制御信号４４に基づき、位相値から周波数
変調（ＦＭ）情報を抽出する。ＭＰＸ（ｎ）で表される
ＦＭ情報は、以下のように位相値から抽出される。

【００２５】ＭＰＸ（ｎ）＝Φ（ｎ，１５）−Φ（ｎ−１，１５）ＦＭ情報を抽出する動作において、回路１０は最初に、
第１マルチプレクサ１８の現在の位相値Φ（ｎ，１５）
の結果をロードして、この値を第１シフト・レジスタ２
５を介してシフトせずに加算器２６に渡す。次に、回路
１０は、メモリ３２から値Φ（ｎ−１，１５）を検索し
て、この値を、データ・バス３４を介してクワッドラチ
ャ・レジスタ１４に渡し、この値を第２マルチプレクサ
２２に送り、この値を第２シフト・レジスタ２４を介し
てシフトせずに加算器２６に渡し、この結果を累算器レ
ジスタ２８に渡す。回路１０はついで、ＭＰＸ（ｎ）を
データ出力４８として与えてその後も使用するか、この
値をダイナミック・メモリ３２に格納する。或いはその
両方を行う。

【００２６】回路１０は最初、フィルタしないＡＭおよ
びＦＭ情報を高いサンプリング速度で抽出する。しかし
ながら、より低いサンプリング速度で信号をデシメート
して、可聴信号処理などその後の処理が、ＡＭ／ＦＭ情
報に対しより低い処理速度で実施できるようにすること
が望ましい。技術上周知のように、デシメーション・プ
ロセスはまた、信号が低域フィルタされて、対象帯域内
での高周波成分のエイリアシングを回避する。このた
め、回路１０はさらに、ダイナミック・メモリ３２，同
相レジスタ１２，クワッドラチャ・レジスタ１４，第１
マルチプレクサ１８，第２マルチプレクサ２２，第１シ
フト・レジスタ２５，第２シフト・レジスタ２４，加算
器２６，および累算器レジスタ２８の相互に動作可能な
結合によって構成され、コントローラ３０によって与え
られたフィルタ制御信号に基づき、ラジアス値および位
相値からフィルタした信号を生じる。この相互に動作可
能な結合はまた、以前にラジアス値と位相値から導出し
たＡＭ情報とＦＭ情報をフィルタするように動作でき
る。フィルタリングは多くの方法で実施でき、当業者
は、本発明の回路１０が、各種のフィルタリング機能を
実施できることを容易に理解しよう。しかしながらここ
では、くし形フィルタとこれと同等のカスケード式の一
様な有限インパルス応答（cascaded uniform finite im
pulse response：ＦＩＲ）の実現を検討する。

【００２７】くし形フィルタは、複数の加算演算を実施
して、デシメーション前に、フィルタしていない信号か
ら高周波成分を除去する。そのため、以前導出したＦＭ
情報、ＭＰＸ（ｎ）、は次数Ｍの一様なＦＩＲフィルタ
のＮ段階のカスケードに従ってフィルタできる。各段階
の個々の伝達関数は次の式によって与えられる。

【００２８】この種のフィルタの利点は、乗算を必要としないこと
と、係数がすべて１（unity ）であるため、係数の格納
を必要としないことである。このため、たとえば、Ｍ＝
１でＮ＝４の場合、４段階を有するカスケード式フィル
タ（cascaded filter ）（各段階が１次になっている）
は、次の伝達関数を有する：Ｈ_TC＝［（１＋ｚ^-1）/ ２］⁴ この関数はフィルタのカスケードとして実現でき、それ
ぞれ、伝達関数（１／２）＊（１＋ｚ^-1）を有する。Ｃ
ＯＲＤＩＣアルゴリズムによりＭＰＸ（ｎ）だとする
と、ＭＰＸＤ（ｎ）（ＦＭ信号のフィルタした値）は次
のように計算できる。

【００２９】ＭＰＸ１（ｎ）＝［ＭＰＸ（ｎ）＋ＭＰＸ（ｎ−１）］＊１／２ＭＰＸ２（ｎ）＝［ＭＰＸ１（ｎ）＋ＭＰＸ１（ｎ−１）］＊１／２ＭＰＸ３（ｎ）＝［ＭＰＸ２（ｎ）＋ＭＰＸ２（ｎ−１）］＊１／２ＭＰＸＤ（ｎ）＝［ＭＰＸ３（ｎ）＋ＭＰＸ３（ｎ−１）］＊１／２最終結果であるＭＰＸＤ（ｎ）は、サンプル間隔（ｎ）
に対するフィルタしたＦＭ信号に等しい。フィルタリン
グ動作を実施するには、反復的加算機能が、クワッドラ
チャ・レジスタ１４，角レジスタ１６，第１マルチプレ
クサ１８，第２マルチプレクサ２２，加算器２６，累算
器レジスタ２８，およびダイナミック・メモリ３２を使
用して実施される。同相レジスタ１２は、以前決定した
ラジアス値を保持するので、フィルタリング動作には使
用されないことが望ましい。しかしながら、当業者は、
ラジアス値を、代わりにダイナミック・メモリ３２に格
納できることを容易に認めよう。コントローラ３０は制
御信号４４を与え、この信号はダイナミック・メモリ３
２にアクセスして必要な情報にアクセスし、この情報を
角レジスタ１６とクワッドラチャ・レジスタ１４に与え
る。これらの値はついで、第１マルチプレクサ１８と第
２マルチプレクサ２２，第１シフト・レジスタ２５と第
２シフト・レジスタ２４（ともに１／２による乗算を達
成するために１ビット右にシフトされる）を通じて経路
設定され、ついで加算器２６に与えられる。加算器２６
は必要な演算を実施し、結果を累算器レジスタ２８に入
れる。中間結果はダイナミック・メモリ３２に格納さ
れ、加算演算のために必要に応じてアクセスされる。最
後に、フィルタされた結果であるＭＰＸＤ（ｎ）がサン
プル間隔（ｎ）に対して与えられ、データ出力４８とし
て与えられる。当業者は、種々の次数のくし形フィルタ
が、本発明の回路１０によって容易に実施できることを
すぐに認めよう。

【００３０】本発明の回路１０を使用して実現できるも
う１つの種類のフィルタは、非１（ｎｏｎ−ｕｎｉｔ
ｙ）の係数ＦＩＲフィルタであり、これは一連の乗算お
よび加算演算を含んで、フィルタした信号を作る。入力
信号ｘ（ｎ）の場合、ｊ次の非１の係数ＦＩＲフィルタ
は、次式に従ってフィルタした出力Ｆｘ（ｎ）を生じる
と説明できる。

【００３１】ここでｋ（ｉ）は、メモリ２０に常駐する非１のフィル
タ係数であり、ｘ（ｎ−ｉ）はダイナミック・メモリ３
２に常駐する以前の入力値である。このため、ＦＩＲフ
ィルタリング機能は、以前のサンプリング期間中に得ら
れた値ｘ（ｎ）に対し動作し、これらに定数ｋ（ｉ）を
掛けて、ついでこれらの積を加算してＦｘ（ｎ）を作
る。メモリ２０に格納された係数ｋ（ｉ）は、コントロ
ーラ３０に提供され、変形ブースのアルゴリズム（modi
fied Booth's algorithm）に従ってデコードする。ダイ
ナミック・メモリ３２に格納されたｘ（ｎ−１）値は、
クワッドラチャ・レジスタ１４に順にロードされる。各
積ｋ（ｉ）＊ｘ（ｎ−１）は、８サイクルで生成でき
る。これらの各サイクルの間、コントローラ３０は、変
形ブースのアルゴリズムに従って、ｋ（ｉ）値の隣接ビ
ットを検査し、シフタ２４，シフタ２５，マルチプレク
サ１８と２２の両方，クワッドラチャ・レジスタ１４，
角レジスタ１６，および累算器レジスタ２８に対する制
御信号４４を決定する。各サイクルにつき、デコードさ
れるｋ（ｉ）のビットが、回路１０の各素子の動作を決
定する。最終サイクルに先立つ各サイクルの間は、中間
結果は加算器２６によって生成される。ＦＩＲフィルタ
の３ビットの値に基づき、回路１０はフィルタした結果
を出すよに動作する。ｋ（ｉ）ビットに基づき、値は第
１マルチプレクサ１８（第１ｍｕｘ）にロードされ、第
２マルチプレクサ２２（第２ｍｕｘ）にロードされ、第
１シフト・レジスタ２５（第１ＳＲ）の動作によってシ
フトされ、第２シフト・レジスタ２４（第２ＳＲ）の動
作によってシフトされ、以下に従って加算器２６によっ
て動作される。ｋ（ｉ）第１ｍｕｘ第２ｍｕｘ第１ＳＲ第２ＳＲ加算器ビットロードロードシフトシフト０００ＡＣＣヌル右２なし加算００１ＡＣＣＱＲｅｇ右２なし加算０１０ＡＣＣＱＲｅｇ右２なし加算０１１ＡＣＣＱＲｅｇ右２左１加算１００ＡＣＣＱＲｅｇ右２左１減算１０１ＡＣＣＱＲｅｇ右２なし減算１１０ＡＣＣＱＲｅｇ右２なし減算１１１ＡＣＣヌル右２なし加算各ｋ（ｉ）＊ｘ（ｎ−１）の積を計算する８サイクルを
完了した後、Ｆｘ（ｎ）が累算器レジスタ２８で作られ
る。この値はついで、今後使用するためにデータ出力４
８として与えられる。反復プロセスと、変形ブースのア
ルゴリズムの使用によって、本発明の回路１０は効率的
にＦＩＲフィルタを実施する。このため、本発明は１個
の加算器のみを使用して、ＣＯＲＤＩＣアルゴリズムと
その後のフィルタリングを実施する。１個の加算器しか
必要としないことにより、本発明は、先行技術の回路に
比べて、消費電力が低減し、必要な回路の数や使用する
ダイ面積が少なくて済む。

【００３２】図２は、算術演算を達成するための並列プ
ロセッサ１００の概略ブロック図を示す。並列プロセッ
サ１００は、複数の多重タスク演算装置５０，各多重タ
スク演算装置５０と動作的に結合されるデータ・バス１
０４，各多重タスク演算装置５０と動作的に結合される
メモリ２０，各多重タスク演算装置５０と動作的に結合
されるダイナミック・メモリ３２，および各多重タスク
演算装置５０に制御信号を与えるコントローラ１０２に
よって構成され、制御信号に基づき、各種の算術演算が
並列プロセッサによって実施される。

【００３３】図１を参照して、各多重タスク演算装置５
０は、互いに動作的に結合された、同相レジスタ１２，
クワッドラチャ・レジスタ１４，角レジスタ１６，第１
マルチプレクサ１８，第２マルチプレクサ２２，第１シ
フト・レジスタ２５，第２シフト・レジスタ２４，加算
器２６，および累算器レジスタ２８によって構成される
ことが望ましい。各多重タスク演算装置５０は、各種の
算術演算を実施するように動作できる。たとえば、各多
重タスク演算装置５０は、同相信号とクワッドラチャ信
号に基づいて、ラジアス値と位相値を計算して、他の信
号からＡＭ情報とＦＭ情報を抽出し、信号をフィルタ
し、乗算を実施し、または各種の他の演算を実施でき
る。

【００３４】多くの用途の処理条件では、算術演算が並
列して実施されて所望の結果を出すことが要求される。
そのため、本発明の並列プロセッサ１００は、メモリの
資源を共有できる一方、多重タスク演算装置５０間の処
理条件を配分できる。具体的にディジタル・ラジオ用途
に関して言えば、メモリ２０とダイナミック・メモリ３
２とに結合された１つの多重タスク演算装置５０は、Ｃ
ＯＲＤＩＣ角累算モード・アルゴリズムを実施できる一
方で、もう１つの多重タスク演算装置５０はフィルタリ
ング機能を実施できる。データは経時的に順にディジタ
ル・ラジオに入ってくるので、各多重タスク演算装置５
０は、データの他の部分を破壊せずに、データの一部分
に対し機能できる。このようにして、優れたデータ変
換，抽出およびフィルタリング機能が並列プロセッサ１
００によって得られる。

【００３５】上記の好適な実施例は、本発明の原理を明
かにすることを意図したものであって、本発明の範囲を
限定することを意図するものではない。当業者には、以
下の請求の範囲から逸脱することなく、これらの好適な
実施例に対し、他の種々の実施例および変形ができよ
う。

【図面の簡単な説明】

【図１】本発明によりラジアス値と位相値を決定する
回路の概略ブロック図を示す。

【図２】本発明により各種の算術演算を実施する並列
プロセッサの概略ブロック図を示す。

【符号の説明】

１０回路１２同相レジスタ１４クワッドラチャ・レジスタ１６角レジスタ１８第１マルチプレクサ２０メモリ２２第２マルチプレクサ２４第２シフト・レジスタ２５第１シフト・レジスタ２６加算器２８累算器レジスタ３０コントローラ３２ダイナミック・メモリ３４データ・バス４４制御信号４８データ出力ポート５０多重タスク演算装置１００並列プロセッサ１０２コントローラ１０４データ・バス

Claims

【特許請求の範囲】

【請求項１】同相信号およびクワッドラチャ信号から
ラジアス値および位相値を決定する回路（１０）であっ
て：同相レジスタ（１２）；クワッドラチャ・レジスタ
（１４）；角レジスタ（１６）；前記同相レジスタ（１
２），前記クワッドラチャ・レジスタ（１４）および前
記角レジスタ（１６）と動作的に結合された第１マルチ
プレクサ（１８）；位相分割情報を格納するメモリ（２
０）；前記同相レジスタ（１２），前記クワッドラチャ
・レジスタ（１４）および前記メモリ（２０）と動作的
に結合される第２マルチプレクサ（２２）；前記第２マ
ルチプレクサ（２２）と動作的に結合されるシフト・レ
ジスタ（２４）であって、前記シフト・レジスタ（２
４）は乗算演算の少なくとも一部分を実施するシフト・
レジスタ（２４）；前記シフト・レジスタ（２４）およ
び前記第１マルチプレクサ（１８）と動作的に結合され
る加算器（２６）；前記加算器（２６），前記同相レジ
スタ（１２），前記クワッドラチャ・レジスタ（１
４），および前記角レジスタ（１６）と動作的に結合さ
れる累算器レジスタ（２８）；および、前記同相レジスタ（１２），前記クワッドラチャ・レジ
スタ（１４），前記角レジスタ（１６），前記第１マル
チプレクサ（１８），前記第２マルチプレクサ（２
２），前記シフト・レジスタ（２４），前記加算器（２
６），前記累算器レジスタ（２８），および前記メモリ
（２０）に制御信号を与えるコントローラ（３０）であ
って、前記制御信号に基づき、前記ラジアス値および前
記位相値が、前記同相信号および前記クワッドラチャ信
号に基づいて、前記ラジアス値および前記位相値を繰り
返し概算することにより、前記同相信号および前記クワ
ッドラチャ信号から決定されるコントローラ（３０）；
によって構成されることを特徴とする回路。
【請求項２】各種の算術演算を実施する多重タスク演
算装置（５０）であって：同相レジスタ（１２）；クワ
ッドラチャ・レジスタ（１４）角レジスタ（１６）；前記同相レジスタ（１２），前記
クワッドラチャ・レジスタ（１４）および前記角レジス
タ（１６）と動作的に結合される第１マルチプレクサ
（１８）；前記同相レジスタ（１２）と前記クワッドラ
チャ・レジスタ（１４）と動作的に結合される第２マル
チプレクサ（２２）；前記第１マルチプレクサと動作的
に結合される第１シフト・レジスタ（２５）であって、
前記第１シフト・レジスタは、乗算演算の少なくとも一
部を実施する第１シフト・レジスタ（２５）；前記第２
マルチプレクサ（２２）と動作的に結合される第２シフ
ト・レジスタ（２４）であって、前記第２シフト・レジ
スタ（２４）は乗算演算の少なくとも一部を実施する第
２シフト・レジスタ（２４）；前記第１シフト・レジス
タ（２５）および前記第２シフト・レジスタ（２４）と
動作的に結合される第１加算器（２６）；前記第１加算
器（２６），前記同相レジスタ（１２），前記クワッド
ラチャ・レジスタ（１４），前記角レジスタ（１６），
および前記第１マルチプレクサ（１８）と動作的に結合
される累算器レジスタ２８：および、前記同相レジスタ（１２），前記クワッドラチャ・レジ
スタ（１４），前記角レジスタ（１６），前記第１マル
チプレクサ（１８），前記第２マルチプレクサ（２
２），前記第１シフト・レジスタ（２５），前記第２シ
フト・レジスタ（２４），前記第１加算器（２６），お
よび前記累算器レジスタ（２８）に制御信号を与えるコ
ントローラ（３０）であって、前記制御信号に基づき、
各種の算術演算が実施されるコントローラ（３０）；に
よって構成されることを特徴とする多重タスク演算装
置。
【請求項３】各種の算術演算を実施する並列プロセッ
サ（１００）であって：複数の多重タスク演算装置（５
０）で、前記各複数の多重タスク演算装置は：同相レジ
スタ（１２）；クワッドラチャ・レジスタ（１４）；角
レジスタ（１６）；前記同相レジスタ（１２），前記ク
ワッドラチャ・レジスタ（１４）および前記角レジスタ
（１６）と動作的に結合される第１マルチプレクサ（１
８）；前記同相レジスタ（１２）および前記クワッドラ
チャ・レジスタ（１４）と動作的に結合される第２マル
チプレクサ（２２）；前記第１マルチプレクサ（１８）
と動作的に結合される第１シフト・レジスタ（２５）で
あって、前記第１シフト・レジスタ（２５）は乗算演算
の少なくとも一部を実施する第１シフト・レジスタ（２
５）；前記第２マルチプレクサ（２２）と動作的に結合
される第２シフト・レジスタ（２４）であって、前記第
２シフト・レジスタ（２４）は乗算演算の少なくとも一
部を実施する第２シフト・レジスタ（２４）；前記第１
シフト・レジスタ（２５）および前記第２シフト・レジ
スタ（２４）と動作的に結合される第１加算器（２
６）；前記加算器（２６）の出力，前記同相レジスタ
（１２），前記クワッドラチャ・レジスタ（１４），前
記角レジスタ（１６）および前記第１マルチプレクサ
（１８）と動作的に結合される累算器レジスタ（２
８）；を含む複数の多重タスク演算装置（５０）；前記
各多重タスク演算装置（５０）と動作的に結合されるデ
ータ・バス（１０４）；前記各多重タスク演算装置（５
０）と動作的に結合されるメモリ（２０）；前記各多重
タスク演算装置（５０）と動作的に結合されるダイナミ
ック・メモリ（３２）；および前記複数の多重タスク演
算装置（５０）のそれぞれに制御信号を与えるコントロ
ーラ（１０２）であって、前記制御信号に基づき、各種
の算術演算が前記並列プロセッサ（１００）によって実
施されるコントローラ（１０２）；によって構成される
ことを特徴とする並列プロセッサ。