SU1605256A1

SU1605256A1 - Устройство дл вычислени быстрого преобразовани Фурье

Info

Publication number: SU1605256A1
Application number: SU884473556A
Authority: SU
Inventors: Дмитрий Вениаминович Корчев; Олег Михайлович Поваренко; Тамара Николаевна Черная
Original assignee: Предприятие П/Я Г-4620; Житомирский филиал Киевского политехнического института
Priority date: 1988-07-04
Filing date: 1988-07-04
Publication date: 1990-11-07

Abstract

Изобретение относитс к вычислительной технике и предназначено дл выполнени алгоритма быстрого преобразовани Фурье в устройствах цифровой обработки сигналов. Цель изобретени - упрощение устройства. Поставленна цель достигаетс тем, что в состав устройства вход т входной блок 3 пам ти, блоки 4, 5 пам ти, арифметический блок 6, блок 7 посто нной пам ти, регистры 8, 9, накапливающие сумматоры 10, 11, блок 12 синхронизации, блок 13 пам ти, блок 14 задержки и выходной арифметический блок 15. 6 ил.

Description

lleZ(K)

RtHH ImllH-K}

Rex

.

ихи

1605256

О/.г

, о/

ПК

J

Ui S

хи

Claims

Формула изобретения Устройство для вычисления быстрого преобразования Фурье, содержащее блок синхронизации, блок постоянной памяти, первый и второй блоки памяти, арифметический блок, выходы первого и второго результатов которого подключены соответственно, к первому и второму информационным входам первого блока памяти и соответственно к первому и второму информационным входам второго блока памяти, первый и второй выходы которого соединены соответственно с первым и вторым выходами первого блока памяти и подключены к входам соответственно первого и второго операндов арифметического блока, тактовый вход которого подключен к первому тактовому выходу блока синхронизации, первый и второй адресные выходы которых подключены к адресным входам соответственно первого и второго блоков памяти,входы управления записью-считыванием которых подключены соответственно к второму и третьему тактовым выходам блока синхронизации, третий адресный выход которого подключен к адресному входу блока постоянной памяти,тактовым входом и входом запуска устройства являются соответственно тактовый вход и вход запуска блока синхронизации, четвертый тактовый выход которого является выходом окончания вычислений устройства, отличающееся тем, что, с целью упрощения устройства,’ оно содержит входной блок памяти, первый и второй регистры, первый и второй накапливающие сумматоры, блок задержки, третий блок памяти и выходной арифметический блок, выход которого является информационным выходом устройства, первым и вторым информационным входами которого являются соответственно первый и второй информационные входы входного блока памяти, первый и второй выходы которого подключены соответственно к первому’и второму информационным входам первого блока памяти, выходы первого и второго результатов подключены соответственно к первому и второму информационным входам третьего блока памяти,первый и второй выходы которого подключены соответственно к входу блока задержки и входу первого операнда выходного. арифметического блока, вход второго операнда которого покпючен к выходу блока задержки, первый и второй выходы блока постоянной памяти под9 ключены к информационным входам соответственно первого и второго накапливающих сумматоров, выходы которых подключены к информационным входам соответственно первого и второго регистров, выходы которых подключены соответственно к первому и второму входам коэффициентов арифметического блока, адресный вход и вход управления записью-считыванием третьего блока памяти подключены соответственно к четвертому адресному и пятому тактовым выходам блока синхронизации, пятый адресный выход, шестой и седьмой тактовые выходы которого подключены соответственно к адресному входу и входу управления записью-считыванием входного блока памяти и входу Обнуления второго накапливающего сумматора, тактовый вход которого соединен с тактовым входом первого накапливающего сумматора и подключен к восьмому тактовому выходу блока синхронизации, девятый и десятый выходы которого подключены соответственно к первому и второму тактовым входам выходного арифметического блока, который содержит четыре мультиплексора, два сумматора и два вычитателя, причем первые входы первых сумматора и вычитателя подключены к выходу первого мультиплексора,первый информационный вход которого соеди нен с первым информационным входом ; второго мультиплексора и объединенный с соединенными между собой первыми информационными входами третьего и четвертого мультиплексоров образуют вход первого операнда выходного арифметического блока, выходом которого являются объединенные между собой выходы первого и второго сумматоров и первого и второго вычитателей, вторые входы первых сумматора и вычитателя подключены к выходу второго мультиплексора, второй информационный вход которого соединен с вторым информационным входом первого мультиплексора и объединенный с соединенными между собой вторыми информационными входами третьего и четвертого мультиплексоров образует вход второго операнда выходного арифметического блока, первым тактовым входом которого являются соединенные между собой управляющие входы первого и третьего коммутаторов, выход третьего мультиплексора подключен к первым входам вторых сумматора и вычитателя, вторые входы которых подключены к выходу четвертого мультиплексора, управляющий вход которого соединен с управляющим входом второго мультиплексора и является вторым тактовым входом выходного арифметического блока.

Фиг.2

Фиг. 4

1..... ./

Фиг 6