JP2679007B2 - ディジタル信号処理集積回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル信号の処理に関するもので、さ
らに詳細には、ｎ個のディジタルデータx_jを表す信号を
受けて、このディジタルデータに所定の変換を行って、 で表されるディジタル係数F_vを発生させる回路に関す
る。 従来の技術 このタイプの変換には、特に「１次元コサイン変換」
と呼ばれる変換が含まれる。この場合には、ｆ（j,v）
は、 ｆ（j,v）＝COS（2j＋１）πv/n と表される。すなわち、この変換は特に画像処理を行い
その結果をディジタル信号の形態で伝送するのに利用さ
れる。 この場合、ｎ×ｎ個のディジタルデータのブロックか
らｎ×ｎ個の係数F_vが発生する。 この変換を行うため、１次元コサイン変換の場合には
例えばバイオング・ジー・リー（Byeong Gi Lee）のア
ルゴリズムが用いられる。 このバイオング・ジー・リーのアルゴリズムは、1984
年のIEEE ICASSPのプロシーディングに発表された「FCT
−高速コサイン変換（a Fast Cosine Transform）」に
記載されている。 このアルゴリズムは、並列に受信されるデータまたは
データ群に対して実行すべき連続した操作をグラフの形
態で表したものである。 バイオング・ジー・リーのアルゴリズムがグラフとし
て第１図に示されている。処理される入力データはディ
ジタルデータx₀〜x₁₅（16個の値）であり、それぞれが
例えば16ビットにコード化されている。出力値は係数F₀
〜F₁₅である。入力データは対になって第１列目の演算
器群で処理される。それぞれの演算器からは結果が２つ
出力される。この結果は再び対になって第２列目の演算
器群で処理される。この場合もやはりそれぞれの演算器
からは結果が２つ出力される。以下、同様の操作が続
く。 このグラフには、２種類の演算器が現れる。それを取
り出して第２図に示す。すなわち、１つは加算器であ
り、２つのデータＡとＢにデータ（Ａ＋Ｂ）とＢを対応
させる。もう一方は「バタフライ」型演算器と呼ばれる
もので、２つのデータＡとＢにデータ（Ａ＋Ｂ）とC
_r（Ａ−Ｂ）を対応させる（ただしC_rは積係数であ
る）。 第１図に現れるこの２種類の演算器を見やすくするた
め、加算器を１つの長方形で囲み、バタフライ演算器を
別の長方形で囲んだ。第１図のグラフには32個のバタフ
ライ演算器と17個の加算演算器が含まれている。 第２図には、元の変換の逆変換を行うとき、すなわち
係数F_vから値x_jを求めるときに利用されるさらに別の２
種類の演算器も示されている。この２種類の演算器は、
データＡとＢからデータ（Ａ＋Ｂ）とＡを求める「逆方
向」加算演算器と、データＡとＢからデータ（Ａ＋C
_rB）と（Ａ−C_rB）を求める「逆方向」バタフライ型演
算器である。 コサイン型の変換を実施するための回路のアーキテク
チャは、リアルタイムで、すなわち、十分な高速でデー
タが処理されて、この回路への入力データの流入速度と
同じ速さで計算結果が出力されるように構成されてい
る。 過去に既に提案されたアーキテクチャは、マイクロプ
ログラムされた演算器を並列に配置して、ｎ個のディジ
タルデータx_jからなるシリーズをｎ個同時に処理すると
いうものである。各演算器はマイクロプログラムされた
シーケンサからの命令に基づいて極めて簡単な演算を実
行することができる。制御マイクロプログラムに従って
一連の演算が各演算器により実行された結果、ｎ個のシ
リーズに関する全体のアルゴリズム実行される。この場
合、全演算器に同時に同一の命令が入力される。それぞ
れが16ビットからなる16個のディジタルデータを処理す
るためのバイオング・ジー・リーのアルゴリズムには例
えば約500個の命令が必要とされる（加算、ある１つの
レジスタから別のレジスタへのデータ伝送、シフト演算
など）。各行に16個のデータが含まれている１つのブロ
ックは、16個のデータが含まれている各行に割当てられ
た16個の演算器で処理される。 従って、このタイプのアーキテクチャでは、何種類か
の演算を実行できる（加算演算またはバタフライ型演
算、順方向または逆方向の演算）だけでなく、連続的に
入力されるいくつかのデータに対してこのような演算を
実行できる特別でないｎ個の演算器が用いられる。 例えば第１図に示したグラフでは１個の演算器が２個
のデータx₀とx₁₅に対してバタフライ型演算を実行し、
次いで別の２個のデータx₁とx₁₄に対してバタフライ型
演算を実行するという操作を続ける。８回の連続した演
算が終了するとこの演算器はこれら演算により得られた
16個の結果に対して演算を再開する。すなわち、まず最
初は２個のデータx₀とx₁₅から得られた結果と２個のデ
ータx₇とx₈から得られた結果に対して演算を実行する。
以下、同様の操作が続けられる。 第３図はこのような回路のアーキテクチャがどのよう
になっているかを示した図である。このアーキテクチャ
には、16ワードのワークメモリと、このメモリのワード
に対して連続した一連の演算（32回の乗算と81回の加
算）を実行する演算器とが含まれている。ところでこの
演算器は、マイクロプログラムされたシーケンサからの
マイクロプログラム命令（16点で変換を実行するには約
500個の命令がある）によって制御される。 このようなアーキテクチャでは、２次元コサイン型の
変換を実行するためには２個の回路をカスケード式に接
続する必要がある。 発明が解決しようとする問題点 別の回路アーキテクチャにおいては、それぞれに16個
のディジタルデータが含まれる行が１つずつ順番に入力
されてこれら行が一旦記憶されると、演算器マトリック
スに16個のディジタルデータが並列に入力される。演算
器は第２図に示したものと同じであり、第１図と同様に
相互に接続されている。このアーキテクチャは、回路の
トポロジーがグラフのトポロジーと極めて似た収縮型
（systolic）アーキテクチャである。この場合、各演算
器は、「直列」である必要がある。すなわち、まず処理
するデータの最下位ビットに対して演算が実行され、次
いで次位のビットに対して演算が実行されるという具合
に操作が続けられる。16個のディジタルデータは従って
それぞれが16ビットの形態で直列に演算器マトリックス
に入力される。各演算器は所定の２個のデータを処理す
る。例えば、ある１個の演算器にはデータx₀とx₁₅に対
するバタフライ型演算のみの実行が割当てられる。この
結果、他のデータの処理やこれらデータの処理結果の処
理には別の演算器が必要とされる。これが、先に説明し
たアーキテクチャとの本質的な相違点である。この収縮
型アーキテクチャは、高速かつコンパクトであるという
利点を有する。しかし、このアーキテクチャにおいては
計算の精度に必然的な制約があり、しかも通常のサイズ
よりも小さなサイズのブロックの処理が難しい。さら
に、この回路の柔軟性や融通性は小さい。 データ処理速度が大きくコンパクトであり、データx_j
を係数F_vに変換するのに適するだけでなく係数F_vから値
x_jを逆変換により求めることのできる融通性をもつ集積
回路を実現するために、本発明では従来と異なるアーキ
テクチャを提案する。 問題点を解決するための手段 このアーキテクチャは、 − ある１個のディジタルデータを表すｐビットの信号
を伝送することのできる信号伝送バスと、 − このバスに沿って間隔をあけて配置されており、上
記信号を上記バスに沿って通過させ、または、遮断する
複数のスイッチとを備え、 該スイッチは、上記バスに沿って隣接した２つが反対
位相でアクティブにされてこのバスを部分バスに分割
し、各部分バスは前段の部分バスならびに後段の部分バ
スと交互に通信し、 このアーキテクチャはさらに、 − 上記バスの所定の部分バスに接続されており、該部
分バスからｐビットのデータを連続的に受信して該デー
タに対する計算を行いその結果のデータを該部分バスに
戻す演算器と、 − 上記部分バス以外の部分バスに接続されており、該
部分バスから複数のデータを連続的に受信して受信した
ときとは異なる順序でバスに戻すバッファメモリとを備
え、 各演算器と各バッファメモリがマイクロプログラムさ
れたシーケンサにより制御されることを特徴とする。 作用 このタイプのアーキテクチャを用いると、ある部分バ
スに接続された段は、バスを介してこの部分バスの両隣
のいずれか一方の部分バスとのみ通信を行うことができ
る（上流に隣接している部分バスは該部分バスからデー
タを受信するための部分であり、下流に隣接している部
分バスは該部分バスへデータを供給するための部分であ
る）。 このアーキテクチャではデータを両方向に伝送するこ
とができるため、係数F_vから値x_jを逆変換により求める
ことが可能である。この場合、マイクロプログラムされ
たシーケンサのみが伝送方向に影響を与える。 このアーキテクチャは一方向に極めて可変性があるた
め、回路を大きく変更することなしに様々な変換アルゴ
リズムに適応させることができる。さらに、16×16個の
ディジタルデータからなるブロックを処理することので
きるバイオング・ジー・リーのアルゴリズムなどのアル
ゴリズムと同一のアルゴリズムを用いて、ROMに記憶さ
れたマイクロプログラムをわずかに変えることにより
（またはこのメモリの所定のデータをマスクすることに
より）８×８または４×４のサイズのブロックとして入
力されるデータを処理することができる。これは、上記
の収縮型アーキテクチャでは不可能である。 最後に、このアーキテクチャは、ｎ個のデータを同時
に処理することのできる段をｎ個並列にしてｎ×ｎ個の
データからなるブロックを処理するアーキテクチャより
もコンパクトである。 本発明の他の特徴および利点は、添付の図面を参照し
た以下の説明により明らかになろう。 実施例 本発明の回路のアーキテクチャが第４図に示されてい
る。 このアーキテクチャは、スイッチにより互いに分離さ
れた部分バスからなるデータ伝送バスを主構成要素とし
て備えている。スイッチは、ある部分バスから別の部分
バスにデータが伝送されるのを禁止または許可する。１
個の部分バスを挟む２個のスイッチは互いに逆相で動作
させて、この部分バスが両隣の部分バスの両方と同時に
ではなく一方とのみ通信できるようにする。 スイッチは、バスに沿った順番に符号I1、I2、...で
示されている。 各スイッチが閉じる位相はそれぞれphiとphibで表示
されている。なお、phibはphiの反転論理値である。 各部分バスには、計算用の１個以上の演算器またはバ
ッファメモリが接続されている。 演算器は、この演算器が接続されている部分バスに到
着したデータを受信して、計算結果をこの同じ部分バス
に戻す。 バッファメモリにはこのバッファメモリが接続されて
いる部分バスに到着したデータが記憶される。このバッ
ファメモリはこのデータをこの同じ部分バスに戻すこと
ができるが、その際のデータ出力の順番はデータを受信
したときとは異なっている。 演算器とバッファメモリは、それぞれがマイクロプロ
グラムされた専用のシーケンサにより制御される。シー
ケンサ群の全体は、ｎ個のデータ計算を実行する時間で
あるTechのｎ周期分にわたって継続するカウントサイク
ルを有する総合カウンタを用いて制御する。 部分バスを分離するスイッチの導通期間は周期Techで
あり、例えば74ナノ秒の長さである。この期間に、処理
すべきデータが本回路の入力に入力される。計算結果は
同じ時間間隔で出力される。 このアーキテクチャを第１図のグラフに適用する場合
には、第１の部分バスB1に第１のメモリMEM1が割当てら
れる。このメモリMEM1は処理するデータx_jを到着順に受
信する機能をもっており、この機能をphi相の間実行す
る。このメモリMEM1は次いでphib相の間このデータをこ
の部分バスB1に戻すが、その順番は受信時とは異なり、
特にこのデータに対する第１回目の計算に適した順番と
なっている。 第２の部分バスB2は１個、場合によっては複数個の演
算器に接続されている。この演算器は、phib相の間メモ
リMEM1からの処理すべきデータを受信する。例えば、
「バタフライ」型演算器OP1とバタフライ型演算器OP2を
備えつけて（より高速にするために）両方をほぼ並列に
動作させる。演算器OP1は例えばデータx₀とx₁₅を受信し
て、演算器OP2がデータx₁とx₁₄を受信している間に計算
を実行する。次いで、演算器OP2が計算を実行している
間に演算器OP1はデータx₃とx₁₂を受信する。以下、同様
のことが行われる。 第３の部分バスB3はバッファメモリMEM2に接続されて
いる。このバッファメモリMEM2はphi相の間、演算器OP1
とOP2により実行された計算結果を受信し、次いでphib
相の間このデータをこの部分バスB3に戻す。出力の際に
はデータは次に続く部分バスの演算器での処理を行いや
すい適当な順番となっている。 第４の部分バスB4は例えば別の２個の演算器OP3とOP4
を備えている。これら演算器は第２のバタフライ型演算
を実行する列に割当てられる。すなわち第１図のグラフ
を参照するならば、これら演算器は第１列目のバタフラ
イ型演算の結果に対して実行すべきバタフライ型演算の
列に割当てられている。 例えばデータx₀とx₁₅から第１と第２の結果が得られ
る。データx₇とx₈からは第３と第４の結果が得られる。
演算器OP3とOP4の内部では第１の結果と第３の結果に対
してバタフライ型演算が実行され、同様に第２の結果と
第４の結果に対して演算が実行される。 以下同様にして、第１図のグラフの各列と正確に対応
する演算器を用いて部分バスを次々に決める。このと
き、必ずというわけではないが、上記の演算器に接続さ
れた部分バスをある１個の演算器からの出力データを次
の演算器の入力に送るのに適した順序に再構成するのに
使用するメモリに接続された部分バスによって分離する
ことが可能である。 第１図のグラフには、バタフライ型演算が実行される
連続した４つの列が示されている。これら４つの列には
４つの部分バスB2、B4、B6、B8をそれぞれ割当てること
ができ、互いの間は再構成用メモリMEM1、MEM2、MEM3、
MEM4が割当てられた部分バスB1、B3、B5、B7により分離
されている。次には加算演算を実行する３つの列が示さ
れている。これら３つの列には３つの部分バスB10、B1
2、B14を割当てることができ、互いの間は再構成用メモ
リMEM5、MEM6、MEM7が割当てられた部分バスB9、B11、B
13により分離されている。加算器はADで表示され、バタ
フライ型演算器はOPで表示されている。 第４図には、演算器とバッファメモリの制御命令と様
々なバタフライ型演算の際に利用される係数C_rが記憶さ
れた読出し専用メモリROMも図示されている。 従って、このメモリROMには、特にデータの記憶また
は読出しを行うメモリMEM1〜MEM7のアドレスが連続的に
記憶されでいる。というのは論理的にこれらアドレスは
連続にはなりえないからである（いずれにせよ、書込み
と読出しの両方に関してともに連続にはなりえない）。 メモリROMはアドレスとして総合カウンタCPTの出力を
受信する。このカウンタのカウントサイクルはｎ個のデ
ータ全部を変換する計算を実行する時間に対応してい
る。カウント周期は例えばTech/2であり、カウントサイ
クルは256×Techである。 各演算器は第５図に図示したのと同じものにすること
ができる。この図に示された演算器には、基本的な演算
である加算、減算、１ビットまたは２ビット分右または
左にシフトさせる演算を実行することのできる簡単な算
術論理ユニットALUを備えておくとよい。この演算器に
はさらに、このような基本演算を実行するためのレジス
タR1、R2、L1、L2を備えておくとよい。さらに、この演
算器は、実行する演算を常にはっきりとさせておく制御
ビットをメモリROMから受信する。 メモリROMに記憶されている命令を変えることによ
り、計算のアルゴリズムを変えることができる。また、
命令をいくつかマスクすると、アルゴリズムを変えて例
えば16個のデータからなるグループの代わりに８個のデ
ータからなるグループを処理できるようになる。 最後に、上記の回路は可逆性があるため、やはりメモ
リROM内の命令プログラムを変えてデータをバスの出力
に供給することにより元の変換の逆変換を実行すること
ができる。逆変換は、特にバイオング・ジー・リーのア
ルゴリズムの場合には第１図のグラフの右から左に向か
って実行されることを知っておく必要がある。 この場合、部分バスの演算器がこの命令マイクロプロ
グラムを処理するために前段の部分バスではなく次段の
部分バスからのデータを取り込むことができるようにメ
モリROM内に記憶されている命令マイクロプログラムが
構成される。さらに、phi相とphib相は逆になる。 説明を終えるにあたって、厳密なアーキテクチャを決
定する前、すなわち様々な部分バスとこれら部分バスに
接続された演算器やバッファメモリを正確に決定する前
に計算のアルゴリズムを再構成することも好ましいこと
を指摘しておく必要がある。 従って、第６図に図示したようなバイオング・ジー・
リーの新しいグラフを提案することができる。このグラ
フには、必要な部分バスの数を最小にできるという利点
がある。 第６図のグラフでは、積係数は各ブロックの内部に表
示されている。データはこのグラフの入口に入力されね
ばならない。なお、このグラフの構成はこのグラフの最
右端に示された係数x_jにより決まる。 このグラフからわかるように、各ブロックの第１列の
バタフライ型演算を実行するためには第１の部分バスB1
が必要とされる。この部分バスにはほぼ並列に動作する
２個の演算器OP1とOP2が例えば接続される。演算器OP1
とOP2から出力された結果をもとにして第２列の演算を
実行するためには別の部分バスB2が必要とされる。 しかし、それぞれが２個の演算器からなるこれら２つ
のグループの間にはデータ再構成用のメモリを設置する
必要はない。というのは、このグラフの計算経路の増加
の仕方が十分に単純であるため、演算器OP3とOP4を監視
する命令マイクロプログラムにより直接データを再構成
することが可能だからである。 これとは逆に、演算器OP3とOP4による処理後の段階で
はデータの再構成が非常に重要であるため、バッファメ
モリMEM2が接続された第３の部分バスB3を備えつける。 第７図は、この結果得られたアーキテクチャを示す図
である。 このアーキテクチャにおいては、さらに、２個の演算
器OP5とOP6を備える第４の部分バスB4と、２個の演算器
OP7とOP8を備える第５の部分バスB5と、再構成用メモリ
MEM3を備える第６の部分バスB6（この部分バスとこのメ
モリはなくともよい）と、加算装置AD1を備える第７の
部分バスB7と、別の加算装置AD2を備える第８の部分バ
スB8（ここでも部分バスB7と部分バスB8の間の再構成用
メモリはなくともよい）と、最後に、再構成用メモリME
M4を備える第９の部分バスB9と、最後の加算装置AD3を
備える第10の部分バスB10が備えつけられている。 発明の効果 このように、特にバイオング・ジー・リーのアルゴリ
ズムを実施するのに極めて効果的な集積回路のアーキテ
クチャの説明を行った。

【図面の簡単な説明】 第１図は、バイオング・ジー・リーのアルゴリズムを示
すグラフである。 第２図は、バイオング・ジー・リーのアルゴリズムにお
いて使用される２個の「順方向」基本演算器と２個の
「逆方向」基本演算器の概略図である。 第３図は、従来の回路のアーキテクチャを示す図であ
る。 第４図は、本発明の回路のアーキテクチャを示す図であ
る。 第５図は、マイクロプログラムにより制御される基本演
算器の図である。 第６図は、本発明の回路のアーキテクチャによく適する
ように再構成されたバイオング・ジー・リーのアルゴリ
ズムを示すグラフである。 第７図は、この再構成されたグラフをもとにして考え出
された回路のアーキテクチャを示す図である。 （主な参照番号） AD1〜３……加算器、 CPT……総合カウンタ、 MEM1〜７……再構成用メモリ、 OP1〜８……バタフライ型演算器、 ROM……読出し専用メモリ

Claims (1)

1. (57)【特許請求の範囲】 １．ｎ個のディジタルデータx_jを表す入力信号に所定の
   変換を行って以下の式で表されるｎ個の係数F_v ここで、ｆ（j,v）は、添え字ｊとｖの関数である、 表す信号を発生するディジタル処理用集積回路であっ
   て、 − ある１個のディジタルデータを表すｐビットの信号
   を一方向に伝送することのできる信号伝送バスと、 − 上記信号伝送バスに沿って間隔をあけて配置されて
   おり、上記信号を上記信号伝送バスに沿って通過させ、
   または、遮断する複数のスイッチとを備え、 該スイッチは、上記信号伝送バスに沿って隣接した２つ
   が反対位相でアクティブにされて上記信号伝送バスを複
   数の部分バスに分割し、各部分バスは前段の部分バスな
   らびに後段の部分バスと交互に通信し、 上記集積回路はさらに、 − 上記信号伝送バスの所定の部分バスに接続されてお
   り、該部分バスからｐビットのデータを連続的に受信し
   て該データに対する計算を行いその結果のデータを該部
   分バスに戻す演算器と、 − 上記部分バス以外の部分バスに接続されており、該
   部分バスから複数のデータを連続的に受信して、受信し
   たときとは異なる順序でバスに戻すバッファメモリとを
   備え、 各演算器と各バッファメモリがマイクロプログラム動作
   のシーケンサにより制御されることを特徴とする集積回
   路。 ２．コサイン型の変換を実施するためにスイッチで互い
   に分離された連続した少なくとも７つの部分バスを備
   え、第１番目と第２番目と第４番目と第５番目の部分バ
   スはバタフライ型の演算を実行することが可能な演算器
   に接続され、第３番目と第６番目の部分バスはメモリに
   接続され、第７番目の部分バスは加算を実行することの
   できる演算器に接続され、上記バタフライ型の演算は、
   ２つのデータＡとＢに対して２つのデータ（Ａ＋Ｂ）と
   Ｃ（Ａ−Ｂ）（ただしＣは積係数）を対応させることを
   特徴とする特許請求の範囲第１項に記載の集積回路。