JPH0229821A - Ｃｏｒｄｉｃ複素数乗算器 - Google Patents
Ｃｏｒｄｉｃ複素数乗算器Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/49—Computations with a radix, other than binary, 8, 16 or decimal, e.g. ternary, negative or imaginary radices, mixed radix non-linear PCM
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/38—Angle modulation by converting amplitude modulation to angle modulation
- H03C3/40—Angle modulation by converting amplitude modulation to angle modulation using two signal paths the outputs of which have a predetermined phase difference and at least one output being amplitude-modulated
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
この発明は算術処理手段、更に具体的に云えば、１対の
複素数の乗算を行なう為に、少なくとも１つの座標回転
ディジタル計算機（ＣＯＲＤＩ Ｃ）を利用した新規な
手段に関する。
複素数の乗算を行なう為に、少なくとも１つの座標回転
ディジタル計算機（ＣＯＲＤＩ Ｃ）を利用した新規な
手段に関する。
いろいろな形式の今日の電子装置では、相関の検出、離
散的なフーリエ変換等の様な比較的複雑な信号処理機能
が利用されている。基本の信号処理素子は乗算−累算セ
ルである。ベースバンド信号処理等を利用する超音波作
像の様なある装置では、完全に複素数の信号を乗算しな
ければならない。電子信号の同様な複素数乗算は、レー
ダ、ソナー等の様な他の多くの信号処理分野で、特にデ
ィジタル信号、更に特に２進形の信号の処理に見られる
。従って、何れもｘ＋ｊｙ又はＲ２Ｏと云う形をした複
素数を表わす１つのディジタル信号の複素数乗算を実施
するディジタル信号手段を提供することが非常に望まし
い。
散的なフーリエ変換等の様な比較的複雑な信号処理機能
が利用されている。基本の信号処理素子は乗算−累算セ
ルである。ベースバンド信号処理等を利用する超音波作
像の様なある装置では、完全に複素数の信号を乗算しな
ければならない。電子信号の同様な複素数乗算は、レー
ダ、ソナー等の様な他の多くの信号処理分野で、特にデ
ィジタル信号、更に特に２進形の信号の処理に見られる
。従って、何れもｘ＋ｊｙ又はＲ２Ｏと云う形をした複
素数を表わす１つのディジタル信号の複素数乗算を実施
するディジタル信号手段を提供することが非常に望まし
い。
従来、ＩＲＥトランザクションズ・オン・エレクトロニ
ック・コンピュータズ誌ＥＣ−８、第３３０頁乃至第３
３４頁（１９５９年）所載のＪ。
ック・コンピュータズ誌ＥＣ−８、第３３０頁乃至第３
３４頁（１９５９年）所載のＪ。
Ｅ、ボルダ−の論文ｒＣＯＲＤＩ Ｃ三角関数計算方式
」に最初に記載された様なＣ０ＲＤ Ｉ Ｃ装置及び方
式を使うことが述べられている。これは、角度θにわた
る回転は、その何れの回転も特別の１組の角度αの内の
１つにわたる様な幾つかの回転の和として表わすことが
出来ると云う計算方式％式％ こ＼でξ１−＋１又は−１である。Ｃ１−９０’と定義
すると −１−〇 α −ｔａｎ （２） ｎ−０，１，２・・・
ｎ＋２ 即ち、全体の角度が、複数個（ｎ個）の角度α１の全部
を使って順次近似され、角度の一層細かい夫々の近似が
直角座標の結果Ｘ 及びｙｎ＋１をｎ＋１ 生じ、これらは（次に粗い近似に対する）直角座標の値
Ｘ。及びｙ。に対して次の１対の方程式で表わされる様
な関係を持つ。
」に最初に記載された様なＣ０ＲＤ Ｉ Ｃ装置及び方
式を使うことが述べられている。これは、角度θにわた
る回転は、その何れの回転も特別の１組の角度αの内の
１つにわたる様な幾つかの回転の和として表わすことが
出来ると云う計算方式％式％ こ＼でξ１−＋１又は−１である。Ｃ１−９０’と定義
すると −１−〇 α −ｔａｎ （２） ｎ−０，１，２・・・
ｎ＋２ 即ち、全体の角度が、複数個（ｎ個）の角度α１の全部
を使って順次近似され、角度の一層細かい夫々の近似が
直角座標の結果Ｘ 及びｙｎ＋１をｎ＋１ 生じ、これらは（次に粗い近似に対する）直角座標の値
Ｘ。及びｙ。に対して次の１対の方程式で表わされる様
な関係を持つ。
Ｘｎ＋１−Ｋ（θ）（ｘｎ十ξ＋Ｙｎ／２）（３ａ）
ｙｏ＋１−Ｋ（θ）（”／ｎ−ξ＋ｘｎ／２）（３ｂ）
ニーでＫ（θ）はＣＯＳ （θ）に等しい倍率である。
各々の係数２−０は事実上除数２の除算をｎ回行なうこ
とであり、２進数では、このｎ回の各々に対して１ビッ
トのシフトによって行なわれる。
とであり、２進数では、このｎ回の各々に対して１ビッ
トのシフトによって行なわれる。
この為、複素数乗算は、（必要とする場合の）倍率Ｋ（
θ）の乗算を別として、１組のシフトレジスタ及び加算
器を用いて実行することが出来る。
θ）の乗算を別として、１組のシフトレジスタ及び加算
器を用いて実行することが出来る。
この基本的なＣ０ＲＤ Ｉ Ｃ方式を利用して、１対の
複素数を乗算する新規な装置を提供することが非常に望
ましい。
複素数を乗算する新規な装置を提供することが非常に望
ましい。
発明の要約
この発明の現在好ましいと考えられる２つのディジタル
複索数Ｂ及びＣを乗算するＣ０ＲＤ Ｉ Ｃ装置は、直
角座標の形（例えば、ＣＲ及びＣ＋）で表わした一方の
数の実数データ部分及び虚数データ部分の各々を、極座
標の形で表わした他方の数（例えば、ＩＢ＋、φ）の位
相角φだけ回転させるために、乗算器のない、再帰形又
はパイプライン逐次形の何れかのＮ段Ｃ０ＲＤ Ｉ Ｃ
回転手段を用いる。回転の後、ＣＯＲＤＩＣ回転手段の
出力の実数又は虚数データ部分の各々に他方の数の大き
さのデータ｜Ｂ｜のスカラー乗算を行なう手段を設ける
。こうして計算された最終的なデータが、積の実数及び
虚数部分である。
複索数Ｂ及びＣを乗算するＣ０ＲＤ Ｉ Ｃ装置は、直
角座標の形（例えば、ＣＲ及びＣ＋）で表わした一方の
数の実数データ部分及び虚数データ部分の各々を、極座
標の形で表わした他方の数（例えば、ＩＢ＋、φ）の位
相角φだけ回転させるために、乗算器のない、再帰形又
はパイプライン逐次形の何れかのＮ段Ｃ０ＲＤ Ｉ Ｃ
回転手段を用いる。回転の後、ＣＯＲＤＩＣ回転手段の
出力の実数又は虚数データ部分の各々に他方の数の大き
さのデータ｜Ｂ｜のスカラー乗算を行なう手段を設ける
。こうして計算された最終的なデータが、積の実数及び
虚数部分である。
現在好ましいと考えられる別の複素数乗算ＣＯＲＤＩＣ
装置では、１対の再帰形又はバイブライン逐次形位相回
転手段の各々が、第１及び第２の直角座標形式の複素数
の実数及び虚数部分に作用する。各々の複素数の位相は
、符号検出器で判定して、第１の数がゼロの位相角にな
るまで平等に回転し、これにより出力データの位相が第
１及び第２の複素数の位相角の和に等しくなる様にする
。
装置では、１対の再帰形又はバイブライン逐次形位相回
転手段の各々が、第１及び第２の直角座標形式の複素数
の実数及び虚数部分に作用する。各々の複素数の位相は
、符号検出器で判定して、第１の数がゼロの位相角にな
るまで平等に回転し、これにより出力データの位相が第
１及び第２の複素数の位相角の和に等しくなる様にする
。
必要によっては、全体の複素数の積を決定する為に、積
データのスカラー乗算を使うことが出来る。
データのスカラー乗算を使うことが出来る。
相関の統計等の計算の様な多くの場合、正確な位相情報
を累算することだけが必要であって、位相情報の精度が
保たれている限り、積の振幅項には比較的精度が要求さ
れない。使う場合、各々のスカラー乗算器はシフト及び
累算部分にすることが出来る。
を累算することだけが必要であって、位相情報の精度が
保たれている限り、積の振幅項には比較的精度が要求さ
れない。使う場合、各々のスカラー乗算器はシフト及び
累算部分にすることが出来る。
従って、この発明の目的は、１対のディジタル複素数を
乗算する新規なＣ０ＲＤ Ｉ Ｃ回路を提供することで
ある。
乗算する新規なＣ０ＲＤ Ｉ Ｃ回路を提供することで
ある。
この発明の上記並びにその他の目的は、以下図面につい
て詳しく説明する所を読めば、明らかになろう。
て詳しく説明する所を読めば、明らかになろう。
発明の詳細な説明
最初に第１図について説明すると、現在好ましいと考え
られる１実施例の複素数ディジタルＣＯＲＤＩＣ乗算器
１０では、Ｃ０ＲＤＩ Ｃディジタル乗算器手段１１と
１対のスカラー・ディジタル乗算手段１２とを利用して
いる。第１の複索数Ｃが直角座標の形で導入され、Ｐビ
ットの実数軸成分ＣＲデータ・ワードが入力１０ａから
入って、ＣＯＲＤＩＣ乗算器の第１の入力又はＩ入力１
１ａに接続され、Ｐビットの虚数軸成分ｃｒが第２の入
力１０ｂに加えられ、乗算器の第２の入力又はＱ入力１
１ｂに接続される。使う場合、１対のスカラー乗算手段
１２の各々は、第１のデータ入力１２−１ａ又は１２−
２ａが、ＣＯＲＤＩＣ手段の虚数軸データＱ′出力１１
ｆ又は実数軸データ■′出力１１ｇから夫々データを受
取る。各々の手段１２は、ディジタル・データ計算の分
野で周知の様に、シフトレジスタ及び累算器からなる１
組であってよい。ある計算タスクでは、振幅の精度が低
下しても差支えないことがあるから、手段１２を設ける
場合、その部品は比較的精度の低いものであってよい。
られる１実施例の複素数ディジタルＣＯＲＤＩＣ乗算器
１０では、Ｃ０ＲＤＩ Ｃディジタル乗算器手段１１と
１対のスカラー・ディジタル乗算手段１２とを利用して
いる。第１の複索数Ｃが直角座標の形で導入され、Ｐビ
ットの実数軸成分ＣＲデータ・ワードが入力１０ａから
入って、ＣＯＲＤＩＣ乗算器の第１の入力又はＩ入力１
１ａに接続され、Ｐビットの虚数軸成分ｃｒが第２の入
力１０ｂに加えられ、乗算器の第２の入力又はＱ入力１
１ｂに接続される。使う場合、１対のスカラー乗算手段
１２の各々は、第１のデータ入力１２−１ａ又は１２−
２ａが、ＣＯＲＤＩＣ手段の虚数軸データＱ′出力１１
ｆ又は実数軸データ■′出力１１ｇから夫々データを受
取る。各々の手段１２は、ディジタル・データ計算の分
野で周知の様に、シフトレジスタ及び累算器からなる１
組であってよい。ある計算タスクでは、振幅の精度が低
下しても差支えないことがあるから、手段１２を設ける
場合、その部品は比較的精度の低いものであってよい。
他方の複素数Ｂが極座標の形で導入され、大きさＩＢ＋
の成分に対するＰビットのデータ・ワードが入力１０ｃ
に加えられ、両方のスカラー・データ乗算手段の第２の
入力１２−１ｂ及び１２”−２ｂに接続され、角度φ成
分のデータ・ワードが入力１０ｄに加えられる゛。別の
入力１０ｅに周期的なりロックＣＬＫ信号が加えられる
。Ｃベクトル入力のスカラー乗算した実数及び虚数成分
が、夫々第１及び第２のスカラー乗算手段の出力１２−
１ｃ及び１２−２ｃにディジタル・データとして得られ
る。複素数乗算器の出力は、慢素数積Ａの夫々直角座標
の形をした実数軸及び虚数軸の項ＡＲ及びＡｒを別々に
夫々の出力端子１０ｇ及び１０ｆに発生する。
の成分に対するＰビットのデータ・ワードが入力１０ｃ
に加えられ、両方のスカラー・データ乗算手段の第２の
入力１２−１ｂ及び１２”−２ｂに接続され、角度φ成
分のデータ・ワードが入力１０ｄに加えられる゛。別の
入力１０ｅに周期的なりロックＣＬＫ信号が加えられる
。Ｃベクトル入力のスカラー乗算した実数及び虚数成分
が、夫々第１及び第２のスカラー乗算手段の出力１２−
１ｃ及び１２−２ｃにディジタル・データとして得られ
る。複素数乗算器の出力は、慢素数積Ａの夫々直角座標
の形をした実数軸及び虚数軸の項ＡＲ及びＡｒを別々に
夫々の出力端子１０ｇ及び１０ｆに発生する。
この発明の別の一面として、ＣＯＲＤＩＣデイジタル・
データ乗算器手段１１は、第１図に示す様な再帰形乗算
器であるか、又は第２図について説明する様なバイブラ
イン（逐次）形乗算器である。実数軸Ｉデータ・ワード
又は虚数軸Ｑデータ・ワードの各々が、手段１１に入力
されると、夫々第１又は第２の符号選択手段１４−１又
は１４−２の入力１４−１ａ又は１４−２ａに現れる。
データ乗算器手段１１は、第１図に示す様な再帰形乗算
器であるか、又は第２図について説明する様なバイブラ
イン（逐次）形乗算器である。実数軸Ｉデータ・ワード
又は虚数軸Ｑデータ・ワードの各々が、手段１１に入力
されると、夫々第１又は第２の符号選択手段１４−１又
は１４−２の入力１４−１ａ又は１４−２ａに現れる。
入力データの大きさではなく、符号は、夫々符号選択水
力１４−１ｂ又は１４−２ｂの符号選択２進制御信号の
状態に応じて、影響を受けないが又は反転される（実効
的に−１の乗算が行なわれる）。最初の回転が＋９０″
であるか一９０°であるかを決定する符号選択ディジタ
ル・データが、符号手段１４−１又は１４−２の出力１
４−１ｃ又は１４−２ｃに夫々現れる。符号選択手段は
、符号選択手段１４−１で示す様に、入力１４−１ａを
符号ビット反転器１６を介して２人カマルチブレクサＭ
ＵＸ手段１８の第１の入力１８ａに接続することによっ
て構成することが出来る。第２のＭＵＸ手段の入力１８
ｂが入力１４−１ａからのもとの符号ディジタル・デー
タ・ワードを受取る。ＭＵＸ手段の選択入力１８ｃにあ
る符号選択２進信号の状態に応じて、出力１８ｄ（並び
に手段の出力１４−１ｃ）かもとの極性の入力１８ｂ又
は反転した極性の入力１８ａに接続される。符号選択信
号の２進状態が符号制御手段２０によって決定される。
力１４−１ｂ又は１４−２ｂの符号選択２進制御信号の
状態に応じて、影響を受けないが又は反転される（実効
的に−１の乗算が行なわれる）。最初の回転が＋９０″
であるか一９０°であるかを決定する符号選択ディジタ
ル・データが、符号手段１４−１又は１４−２の出力１
４−１ｃ又は１４−２ｃに夫々現れる。符号選択手段は
、符号選択手段１４−１で示す様に、入力１４−１ａを
符号ビット反転器１６を介して２人カマルチブレクサＭ
ＵＸ手段１８の第１の入力１８ａに接続することによっ
て構成することが出来る。第２のＭＵＸ手段の入力１８
ｂが入力１４−１ａからのもとの符号ディジタル・デー
タ・ワードを受取る。ＭＵＸ手段の選択入力１８ｃにあ
る符号選択２進信号の状態に応じて、出力１８ｄ（並び
に手段の出力１４−１ｃ）かもとの極性の入力１８ｂ又
は反転した極性の入力１８ａに接続される。符号選択信
号の２進状態が符号制御手段２０によって決定される。
入力のディジタル・データ・ワードが２の補数として表
わされる場合、符号反転及びマルチプレクサ手段は一層
簡単な構造に置換えることが出来る。この構造では、入
力数の各ビットが排他的オア（ＸＯＲ）ゲートの一方の
入力に接続され、他方の入力がＭＵＸ選択入力に接続さ
れる。各々のＸＯＲゲートの出力ビットが、順次加算器
チェーンの関連する逐次的な入力に接続され、このチェ
ーンはＸＯＲ出力に１を加算する桁上げビットを持って
いる。従って、ＭＵＸ符号選択入力信号が入力数か又は
その入力の否定の何れかを選択する。この比較的低速の
再帰動作を行なうＣＯＲＤＩＣ乗算器１１では、複数個
（図示の場合は６個）の符号選択信号が必要であり、各
々異なる信号が、節１１ｃから符号制御手段の入力２０
ｇに供給された符号制御データ・ワードに応答して、符
号制御手段の出力（今の場合は出力２０ａ乃至２０ｆ）
の内の異なる１つに現れる。このＳビットのデータ・ワ
ードは、角度φによって一意的に設定され、それに応じ
た２進パターンを持つデータ・ワードの１組の符号制御
ビットの中をクロックによって前進することに応答して
、プログラム可能な論理配列（ＰＬＡ）手段の様な論理
手段２１の出力２１ａに供給することが有利である。即
ち、ＰＬＡ手段の１つの入力２１ｂが、入力ｌｉｅ及び
装置の入力１０ｅからＣＬＫパルスを受取り、ＰＬＡ手
段の２番目の入力２１Ｃが（ＣＯＲＤ Ｉ Ｃ手段の入
力ｌｉｄ及び装置の入力１０ｄを介して）第２の複素数
の位相角φ情報を受取る。再帰形実施例の動作は、特に
位相入力１０ｄでデータが安定した時、ｎ回の動作の各
々に対して別々のＣＬＫパルスが発生し、この動作を加
算して、所望の積の成分を発生する。この為、各々のク
ロック中パルスにより、次の最も小さいＣ０ＲＤＩ Ｃ
角度αｉ＝ｔａｎが、合計の回転角度θに対して正又は
負の何れの寄与になるかり決定され、こうして入力２０
ｇの符号制御ワードにより、出力２０ａ乃至２Ｏｆの全
ての符号制御ビットを設定する。
わされる場合、符号反転及びマルチプレクサ手段は一層
簡単な構造に置換えることが出来る。この構造では、入
力数の各ビットが排他的オア（ＸＯＲ）ゲートの一方の
入力に接続され、他方の入力がＭＵＸ選択入力に接続さ
れる。各々のＸＯＲゲートの出力ビットが、順次加算器
チェーンの関連する逐次的な入力に接続され、このチェ
ーンはＸＯＲ出力に１を加算する桁上げビットを持って
いる。従って、ＭＵＸ符号選択入力信号が入力数か又は
その入力の否定の何れかを選択する。この比較的低速の
再帰動作を行なうＣＯＲＤＩＣ乗算器１１では、複数個
（図示の場合は６個）の符号選択信号が必要であり、各
々異なる信号が、節１１ｃから符号制御手段の入力２０
ｇに供給された符号制御データ・ワードに応答して、符
号制御手段の出力（今の場合は出力２０ａ乃至２０ｆ）
の内の異なる１つに現れる。このＳビットのデータ・ワ
ードは、角度φによって一意的に設定され、それに応じ
た２進パターンを持つデータ・ワードの１組の符号制御
ビットの中をクロックによって前進することに応答して
、プログラム可能な論理配列（ＰＬＡ）手段の様な論理
手段２１の出力２１ａに供給することが有利である。即
ち、ＰＬＡ手段の１つの入力２１ｂが、入力ｌｉｅ及び
装置の入力１０ｅからＣＬＫパルスを受取り、ＰＬＡ手
段の２番目の入力２１Ｃが（ＣＯＲＤ Ｉ Ｃ手段の入
力ｌｉｄ及び装置の入力１０ｄを介して）第２の複素数
の位相角φ情報を受取る。再帰形実施例の動作は、特に
位相入力１０ｄでデータが安定した時、ｎ回の動作の各
々に対して別々のＣＬＫパルスが発生し、この動作を加
算して、所望の積の成分を発生する。この為、各々のク
ロック中パルスにより、次の最も小さいＣ０ＲＤＩ Ｃ
角度αｉ＝ｔａｎが、合計の回転角度θに対して正又は
負の何れの寄与になるかり決定され、こうして入力２０
ｇの符号制御ワードにより、出力２０ａ乃至２Ｏｆの全
ての符号制御ビットを設定する。
第１段（＋／−９０°選択段）の出力に出る符号選択の
実数及び虚数のＰビットのデータ・ワドが、第１及び第
２の符号選択手段の出力１４−１ｃ又は１４−２ｃに現
れ、第１の累算器ＡＣＣＵＭ手段２２−１の入力２２−
１ａ又は第２のＡＣＣＵＭ手段２２−２の入力２２−２
ａの所で、（ｎ−１）再帰段に供給される。この入力デ
ータが夫々第２の入力２２−１ｂ又は２２−２ｂの（Ｐ
＋２） ビットのデータ・ワードと加算され、第１又は
第２の累算器の出力２２−１ｃ又は２２２Ｃに（Ｐ＋２
）ビットのディジタル・データ・ワードを発生する。こ
の出力データ・ワードがデータ節１１１又はＩＩＱの夫
々１つに現れる。
実数及び虚数のＰビットのデータ・ワドが、第１及び第
２の符号選択手段の出力１４−１ｃ又は１４−２ｃに現
れ、第１の累算器ＡＣＣＵＭ手段２２−１の入力２２−
１ａ又は第２のＡＣＣＵＭ手段２２−２の入力２２−２
ａの所で、（ｎ−１）再帰段に供給される。この入力デ
ータが夫々第２の入力２２−１ｂ又は２２−２ｂの（Ｐ
＋２） ビットのデータ・ワードと加算され、第１又は
第２の累算器の出力２２−１ｃ又は２２２Ｃに（Ｐ＋２
）ビットのディジタル・データ・ワードを発生する。こ
の出力データ・ワードがデータ節１１１又はＩＩＱの夫
々１つに現れる。
節１１１からのデータ・ワードが、第３の符号選択手段
１４−３の第１の入力１４−３ａに現れる。
１４−３の第１の入力１４−３ａに現れる。
この符号選択手段は、符号制御手段２０の第３の出力２
０ｃから、符号制御信号を入力１４−３ｂに受取る。節
１１Ｑのデータ・ワードが第４の符号選択手段１４−４
の第１の入力１４−４ａに現れる。この符号選択手段は
、符号制御手段２０の第４の出力２０ｄからの符号制御
信号を受取る符号選択入力１４−４ｂを持っている。「
実数」チャンネルからの符号選択して累算したデータ・
ワードが出力１４−３ｃに現れ、第１のシフタ手段２４
−１の入力２４−１ａに結合され、「虚数」チャンネル
からの符号選択して累算したデータ・ワードか出力１４
−４ｃに現れ、第２のシック手段２４−２の入力２４−
２ａに結合される。各々のシフタ手段２４は例えば入力
２４−１ｂ又は２４−２ｂの様なシフト制御入力を持っ
ていて、これが符号制御手段２０の第５又は第６の出力
２０ｅ又は２０ｆから夫々シフト制御パルスを受取る。
０ｃから、符号制御信号を入力１４−３ｂに受取る。節
１１Ｑのデータ・ワードが第４の符号選択手段１４−４
の第１の入力１４−４ａに現れる。この符号選択手段は
、符号制御手段２０の第４の出力２０ｄからの符号制御
信号を受取る符号選択入力１４−４ｂを持っている。「
実数」チャンネルからの符号選択して累算したデータ・
ワードが出力１４−３ｃに現れ、第１のシフタ手段２４
−１の入力２４−１ａに結合され、「虚数」チャンネル
からの符号選択して累算したデータ・ワードか出力１４
−４ｃに現れ、第２のシック手段２４−２の入力２４−
２ａに結合される。各々のシフタ手段２４は例えば入力
２４−１ｂ又は２４−２ｂの様なシフト制御入力を持っ
ていて、これが符号制御手段２０の第５又は第６の出力
２０ｅ又は２０ｆから夫々シフト制御パルスを受取る。
シフト制御入力２４−１ｂ又は２４−２ｂの一方に出る
各々のパルスに応答して、シフタ２４−１又は２４−２
にあるデータ・ワードが１つの２進位置だけ右に回転し
又はシフトし、１ビットだけシフトしたデータが第１の
シフタ手段の出力２４−１ｃ又は第２のバーレル・シフ
タ手段の出力２４−２０に現れ、夫々第２のディジタル
加算器手段２６−２又は第１のディジタル加算器手段２
６−１の第１の入力２６−２ａ又は２６−１ａに夫々交
差結合される。これらの加算器手段の別の入力２Ｂ−２
ｂ又は２Ｂ−１ｂが、夫々節１１Ｑ又は１１１からのデ
ィジタル・データ・ワードを受取る。第１の加算器手段
の出力２６−１ｃの加算データのワードは、（Ｐ＋２）
ビットのデータ・ワードＱ′であって、Ｃ０ＲＤ Ｉ
Ｃ乗算器手段の第１の出力１１−ｆに供給され、その後
乗算器の出力１０ｆに供給されるが、第２の加算器手段
の出力２６−２ｃのディジタル・データφワードは、別
の（Ｐ＋２）ビットの信号１′であって、ＣＯＲＤＩＣ
の手段の出力１１ｇ及び乗算器手段の出力１０ｇに供給
される。Ｑ′データ信号が累算器の入力２２−１ｂに戻
され ｌ ／ データが累算器の入力２２−２ｂに戻さ
れる。
各々のパルスに応答して、シフタ２４−１又は２４−２
にあるデータ・ワードが１つの２進位置だけ右に回転し
又はシフトし、１ビットだけシフトしたデータが第１の
シフタ手段の出力２４−１ｃ又は第２のバーレル・シフ
タ手段の出力２４−２０に現れ、夫々第２のディジタル
加算器手段２６−２又は第１のディジタル加算器手段２
６−１の第１の入力２６−２ａ又は２６−１ａに夫々交
差結合される。これらの加算器手段の別の入力２Ｂ−２
ｂ又は２Ｂ−１ｂが、夫々節１１Ｑ又は１１１からのデ
ィジタル・データ・ワードを受取る。第１の加算器手段
の出力２６−１ｃの加算データのワードは、（Ｐ＋２）
ビットのデータ・ワードＱ′であって、Ｃ０ＲＤ Ｉ
Ｃ乗算器手段の第１の出力１１−ｆに供給され、その後
乗算器の出力１０ｆに供給されるが、第２の加算器手段
の出力２６−２ｃのディジタル・データφワードは、別
の（Ｐ＋２）ビットの信号１′であって、ＣＯＲＤＩＣ
の手段の出力１１ｇ及び乗算器手段の出力１０ｇに供給
される。Ｑ′データ信号が累算器の入力２２−１ｂに戻
され ｌ ／ データが累算器の入力２２−２ｂに戻さ
れる。
動作について説明すると、式（３ａ）及び（３ｂは次の
様に書き直すことが出来る。
様に書き直すことが出来る。
Ｉ′曙Ｋ（θ）（１＋ξ＋Ｑ／２）
（４ａ）
Ｑ’ −Ｋ （θ） （Ｑ−ξ、ｌ／２）（４ｂ
） 前に述べた様に、所望の計算精度に対して選ばれた繰返
し回数ｎに関係する一定値であるから、共通の倍数Ｋ（
θ）ｓｗｃｏｓθは無視することが出来る。入力の回転
角度φは、任意の角度であるが、これが最初に式（３ａ
）及び（３ｂ）を充たす１組の回転角度αｉに分解され
る。各々の回転で倍率は異なるが、倍率の大きさは回転
の符号には無関係であり、従って、各々の段で符号が異
なるが、同じ大きさの回転を使う一定数の回転に対して
は、全体的な倍率は、合計の回転の角度に無関係であり
、倍率を無視してもよいし、或いは何回もの回転順序の
終りに加えてもよい。これは、複素散積の位相が重要で
ある様な用途で重要なことである（第２のｆｆ１Ｂの大
きさが１であって、スカラー乗算器１２を省略すること
が出来、この為、乗算器を全く必要としない場合、特に
重要である）。例として、ｎ−８段の回転は、下記の表
１の符号選択情報を利用して、±０． ６’の精度で実
施することが出来る。
） 前に述べた様に、所望の計算精度に対して選ばれた繰返
し回数ｎに関係する一定値であるから、共通の倍数Ｋ（
θ）ｓｗｃｏｓθは無視することが出来る。入力の回転
角度φは、任意の角度であるが、これが最初に式（３ａ
）及び（３ｂ）を充たす１組の回転角度αｉに分解され
る。各々の回転で倍率は異なるが、倍率の大きさは回転
の符号には無関係であり、従って、各々の段で符号が異
なるが、同じ大きさの回転を使う一定数の回転に対して
は、全体的な倍率は、合計の回転の角度に無関係であり
、倍率を無視してもよいし、或いは何回もの回転順序の
終りに加えてもよい。これは、複素散積の位相が重要で
ある様な用途で重要なことである（第２のｆｆ１Ｂの大
きさが１であって、スカラー乗算器１２を省略すること
が出来、この為、乗算器を全く必要としない場合、特に
重要である）。例として、ｎ−８段の回転は、下記の表
１の符号選択情報を利用して、±０． ６’の精度で実
施することが出来る。
入力のＣＲ及びＣＩデータ・ワードの符号を修正して、
±９０″の回転を実行し、符号を修正したｌ又はＱデー
タを各々サイクルＮ−８クロック−パルスの第１のクロ
ック−パルス（即ち、クロック・パルス番号Ｃ−１）に
応答して、最初にクリアされた関連する累算器手段２２
に個別にロードする。この第１パスの累算データが夫々
節ｔｘｔ及び１１Ｑに現れ、夫々関連する加算器手段の
入力２６−１ｂ及び２６−２ｂにも現れる。
±９０″の回転を実行し、符号を修正したｌ又はＱデー
タを各々サイクルＮ−８クロック−パルスの第１のクロ
ック−パルス（即ち、クロック・パルス番号Ｃ−１）に
応答して、最初にクリアされた関連する累算器手段２２
に個別にロードする。この第１パスの累算データが夫々
節ｔｘｔ及び１１Ｑに現れ、夫々関連する加算器手段の
入力２６−１ｂ及び２６−２ｂにも現れる。
符号選択手段１４−１又は１４−２で表わされる第１段
は、項α１の±９０°の回転を表わす。
は、項α１の±９０°の回転を表わす。
実数及び虚数軸の両方のチャンネルにある累算器２２か
ら始まる第２段を（Ｎ−１）回の動作に対して再帰形で
利用し、その為（Ｎ−１）個のＣＬＫパルスしか必要と
しない。相次ぐクロック・サイクルで、Ｃ−２，３，・
・・・・・８の時、各々の累算器の内容を他方の累算器
の内容と加算する。これは、反対のチャンネルの符号選
択手段１４−３及び１４−４とシフタ信号２４−１又は
２４−２に於ける符号の修正及び切捨ての後に行なう。
ら始まる第２段を（Ｎ−１）回の動作に対して再帰形で
利用し、その為（Ｎ−１）個のＣＬＫパルスしか必要と
しない。相次ぐクロック・サイクルで、Ｃ−２，３，・
・・・・・８の時、各々の累算器の内容を他方の累算器
の内容と加算する。これは、反対のチャンネルの符号選
択手段１４−３及び１４−４とシフタ信号２４−１又は
２４−２に於ける符号の修正及び切捨ての後に行なう。
この為、Ｎ段の回転には、最初のクロック・サイクルの
最初の（９０°）パルスと、その他の（Ｎ−１）個のク
ロック・サイクルとを０．９°の精度を持つ回転を行な
う為に必要とする。同様に、Ｎ−７段の回転では、Ｉ０
Ｆ３°の精度を持つ回転を実施する為に、最初のパル
スと追加の６個のクロック・サイクルとを必要とする。
最初の（９０°）パルスと、その他の（Ｎ−１）個のク
ロック・サイクルとを０．９°の精度を持つ回転を行な
う為に必要とする。同様に、Ｎ−７段の回転では、Ｉ０
Ｆ３°の精度を持つ回転を実施する為に、最初のパル
スと追加の６個のクロック・サイクルとを必要とする。
これに対してＮ−６段の回転では、３．６°の精度を持
った回転を行なう為に、最初のパルスと５個のクロック
・サイクルとを必要とする。５段の手順では、７．１゜
の精度を持つ回転の為に、最初のパルスと４個のクロッ
ク・サイクルとを必要とする。５用１ｚの入力データ速
度を利用すると、関連する最低クロツタ周波数Ｆは弐Ｆ
−（Ｎ−１）Ｄで表わされる。
った回転を行なう為に、最初のパルスと５個のクロック
・サイクルとを必要とする。５段の手順では、７．１゜
の精度を持つ回転の為に、最初のパルスと４個のクロッ
ク・サイクルとを必要とする。５用１ｚの入力データ速
度を利用すると、関連する最低クロツタ周波数Ｆは弐Ｆ
−（Ｎ−１）Ｄで表わされる。
こ＼でＤは入力データ速度である。こう云う周波数及び
データ速度が、今日側われている最も多い形式の半導体
集積回路で実現するのに見合ったものであることが認め
られよう。
データ速度が、今日側われている最も多い形式の半導体
集積回路で実現するのに見合ったものであることが認め
られよう。
加算器及び累算器は４５°からＯ″までの回転に対処す
る位の奥行のビット密度を持っていなければならないし
、各段の回転に対する倍率をも考慮に入れなければなら
ない。この倍率はＩ０６５の値に漸近的に近付く。この
発明では、加算器及び累算器を入力データのビット密度
よりも更に２ビット奥行が深くなる様に設計すれば、両
方の因子に対処する十分な余裕が得られることが判った
。
る位の奥行のビット密度を持っていなければならないし
、各段の回転に対する倍率をも考慮に入れなければなら
ない。この倍率はＩ０６５の値に漸近的に近付く。この
発明では、加算器及び累算器を入力データのビット密度
よりも更に２ビット奥行が深くなる様に設計すれば、両
方の因子に対処する十分な余裕が得られることが判った
。
即ち、入力信号が７ビットのデータ・ワード（例えば、
Ｐ−７）であれば、（Ｐ＋２）−９ビットの奥行の加算
器、累算器及びシフタを用いる。
Ｐ−７）であれば、（Ｐ＋２）−９ビットの奥行の加算
器、累算器及びシフタを用いる。
この複素数乗算器１０は、０． ９ｍｍＸＩ０ ２ｍｍ
の面積を持つＣＭＯＳシリコン回路として集積されてい
るが、１例として、これはＡを検出器の複素数出力デー
タ、Ｂを複素数基準データ入力及びＣを複素数検出器デ
ータ入力として、次の式％式％） によって左右されるＭタップのベースバンド相関検出器
に利用することが出来る。同様に、Ｍ個の点を持つ離散
的なフーリエ変換を左右する方程式４式％ こ＼でＡは複素数順序ａの複素数の離散的なフーリエ変
換であり、Ｗ、Ｍは１のＭ番目の複素数根である。従っ
て、相関の場合でも離散的なフーリエ変換の場合でも、
基本的な処理工程は複素数の乗算−累算であることが理
解されよう。相関の例では、複素数乗算した出力は次の
形である。
の面積を持つＣＭＯＳシリコン回路として集積されてい
るが、１例として、これはＡを検出器の複素数出力デー
タ、Ｂを複素数基準データ入力及びＣを複素数検出器デ
ータ入力として、次の式％式％） によって左右されるＭタップのベースバンド相関検出器
に利用することが出来る。同様に、Ｍ個の点を持つ離散
的なフーリエ変換を左右する方程式４式％ こ＼でＡは複素数順序ａの複素数の離散的なフーリエ変
換であり、Ｗ、Ｍは１のＭ番目の複素数根である。従っ
て、相関の場合でも離散的なフーリエ変換の場合でも、
基本的な処理工程は複素数の乗算−累算であることが理
解されよう。相関の例では、複素数乗算した出力は次の
形である。
ＡＲ−ＢＲＣＲ＋ＢＩ ＣＩ （７）こ＼
で添字のＲは実数成分、添字の１は虚数成分を表わし、 Ａ、−ＢＲＣｒ−Ｂ、ＣＲ（８） この複素数乗算は次の様に書換えることが出来る。
で添字のＲは実数成分、添字の１は虚数成分を表わし、 Ａ、−ＢＲＣｒ−Ｂ、ＣＲ（８） この複素数乗算は次の様に書換えることが出来る。
ＡＲ＝ ｌ Ｂ ｌ （ＣＲｃｏｓφ−ＣＩ ｓｌｎ
φ）ＡＩ−｜Ｂ｜ （ＣＲｓｉｎφ＋Ｃｈ Ｃｏｓ
φ）基準ｕＢの係数を実数及び虚数部分のデータではな
く、・大きさＩＢ＋及び位相φのデータとしてロードす
る場合、第１図の回路を乗算−累算セルに・対する複素
数乗算器として使うことが出来ることが理解されよう。
φ）ＡＩ−｜Ｂ｜ （ＣＲｓｉｎφ＋Ｃｈ Ｃｏｓ
φ）基準ｕＢの係数を実数及び虚数部分のデータではな
く、・大きさＩＢ＋及び位相φのデータとしてロードす
る場合、第１図の回路を乗算−累算セルに・対する複素
数乗算器として使うことが出来ることが理解されよう。
即ち、各々の乗算−累算セルに対するＣ０ＲＤＩ Ｃが
同じ段数を持っているから、倍率Ｋ（φ）は全てのセル
に対して同じであり、個々の大きさの係数を変更するこ
とにより、又は相関器の最終的な出力に倍率をかけるこ
とにより、倍率をはっきりと考慮に入れることが出来る
。第１図の構造は、ＣＯＲＤＩＣプロセツサ１０を使う
ことによって、２つの乗算器及び２つの加算器を省略す
ることが出来るから、従来の複素数乗算セルよりも効率
がずっとよいことが理解されよう。
同じ段数を持っているから、倍率Ｋ（φ）は全てのセル
に対して同じであり、個々の大きさの係数を変更するこ
とにより、又は相関器の最終的な出力に倍率をかけるこ
とにより、倍率をはっきりと考慮に入れることが出来る
。第１図の構造は、ＣＯＲＤＩＣプロセツサ１０を使う
ことによって、２つの乗算器及び２つの加算器を省略す
ることが出来るから、従来の複素数乗算セルよりも効率
がずっとよいことが理解されよう。
複素数相関の例では、第１図の回路は、離散的なフーリ
エ変換（Ｄ Ｆ Ｔ）アルゴリズムに於ける複素数乗算
は大きさが１、即ちＩＷＭ＋−１であるから、離散的な
フーリエ変換（Ｄ Ｆ Ｔ）の計算を効率よくする為に
、更に簡単にすることが出来る。
エ変換（Ｄ Ｆ Ｔ）アルゴリズムに於ける複素数乗算
は大きさが１、即ちＩＷＭ＋−１であるから、離散的な
フーリエ変換（Ｄ Ｆ Ｔ）の計算を効率よくする為に
、更に簡単にすることが出来る。
即ち、両方の乗算器１２を省略し、非常に簡単にした回
路が得られる。
路が得られる。
計算を更に速くする為、Ｃ０ＲＤＩ Ｃ乗算器の再帰形
の第２の部分又は位相回転手段１１は、逐次形又はパイ
プライン形のアーキテクチュアに置換えることが出来る
。現在好ましいと考えられる１つのパイプライン形ＣＯ
ＲＤＩＣ乗算器１１′が第２図に示されている。Ｐビッ
トの実数軸ｌデータ・ワードが入力１１′ ａに加えら
れ、Ｐビットの虚数軸Ｑデータ番ワードが入力１１′
ｂに加えられる。■又はＱデータ・ワードの両方が、±
９０＠の回転を行なう第１の部分で、符号選択手段１４
−１又は１４−２の内の関連する一方の作用を別々に受
ける。第２の部分で、複数個（Ｎ−１個）の同一の段３
０を用いる。図面に示したＮ−５の実施例では、４段３
０ａ乃至３０ｄを使う。
の第２の部分又は位相回転手段１１は、逐次形又はパイ
プライン形のアーキテクチュアに置換えることが出来る
。現在好ましいと考えられる１つのパイプライン形ＣＯ
ＲＤＩＣ乗算器１１′が第２図に示されている。Ｐビッ
トの実数軸ｌデータ・ワードが入力１１′ ａに加えら
れ、Ｐビットの虚数軸Ｑデータ番ワードが入力１１′
ｂに加えられる。■又はＱデータ・ワードの両方が、±
９０＠の回転を行なう第１の部分で、符号選択手段１４
−１又は１４−２の内の関連する一方の作用を別々に受
ける。第２の部分で、複数個（Ｎ−１個）の同一の段３
０を用いる。図面に示したＮ−５の実施例では、４段３
０ａ乃至３０ｄを使う。
各段３０は夫々同一の実数軸及び虚数軸部分３０−１及
び３０−２を有する。各々の部分で、入力３１ａ又は３
１ｂのデータ・ワードがシフト手段３２ａ又は３２ｂの
入力と、加算器手段３４ａ又は３４ｂの入力とに結合さ
れる。ビット・シフタ手段３２の出力が符号選択手段３
６ａ又は３６ｂの入力に結合される。各々の符号選択手
段は、インバータ（−１）手段３７とマルチプレクサＭ
ＵＸ手段３８とで構成される。関連する１つの入力４０
ａ、４０ｂ、 ・−−−−−４０ａ”、４０ｂ”にある
符号選択制御信号が、符号制御手段４１の関連する出力
４１ｂ乃至４１ｉに出る。符号選択手段が符号制御入力
１１′ ＣにＳビット幅の符号制御データ・ワードを受
取る。このデータ・ワードがＭＵＸ手段の出力４２ ａ
、 ４２ ｂ、 ・・・−・４２ ａ”又は４２ｂ１
に於ける各々の信号の２進状態を決定する。出力４２ａ
又は４２ｂが、同じ段の反対側のチャンネル部分に対す
る加算器手段３４の関連する第２の入力４４ｂ又は４４
ａに交差結合される。例えば、第１段３０ａの実数軸部
分の加算器手段に対する第２の入力４４ａが、虚数軸チ
ャンネルの出力４２ｂに交差結合され、虚数軸チャンネ
ルの加算器手段の第２の入力４４ｂが実数軸チャンネル
の出力４２ａに接続されると云う様になる。１≦に≦（
Ｎ−１）として、各々に番目の段３０ｋにあるシフタ手
段３２ｋが、前の（ｋ−１）番目の段３０ （ｋ−１）
にあるシフタ手段よりも１つ多くのビットをシフトする
。ｋ番目の段３０には（ｋ−１）ビットのシフト手段３
２ｋを使う。
び３０−２を有する。各々の部分で、入力３１ａ又は３
１ｂのデータ・ワードがシフト手段３２ａ又は３２ｂの
入力と、加算器手段３４ａ又は３４ｂの入力とに結合さ
れる。ビット・シフタ手段３２の出力が符号選択手段３
６ａ又は３６ｂの入力に結合される。各々の符号選択手
段は、インバータ（−１）手段３７とマルチプレクサＭ
ＵＸ手段３８とで構成される。関連する１つの入力４０
ａ、４０ｂ、 ・−−−−−４０ａ”、４０ｂ”にある
符号選択制御信号が、符号制御手段４１の関連する出力
４１ｂ乃至４１ｉに出る。符号選択手段が符号制御入力
１１′ ＣにＳビット幅の符号制御データ・ワードを受
取る。このデータ・ワードがＭＵＸ手段の出力４２ ａ
、 ４２ ｂ、 ・・・−・４２ ａ”又は４２ｂ１
に於ける各々の信号の２進状態を決定する。出力４２ａ
又は４２ｂが、同じ段の反対側のチャンネル部分に対す
る加算器手段３４の関連する第２の入力４４ｂ又は４４
ａに交差結合される。例えば、第１段３０ａの実数軸部
分の加算器手段に対する第２の入力４４ａが、虚数軸チ
ャンネルの出力４２ｂに交差結合され、虚数軸チャンネ
ルの加算器手段の第２の入力４４ｂが実数軸チャンネル
の出力４２ａに接続されると云う様になる。１≦に≦（
Ｎ−１）として、各々に番目の段３０ｋにあるシフタ手
段３２ｋが、前の（ｋ−１）番目の段３０ （ｋ−１）
にあるシフタ手段よりも１つ多くのビットをシフトする
。ｋ番目の段３０には（ｋ−１）ビットのシフト手段３
２ｋを使う。
従って、第１段のシフタ手段３２ａ、３２ｂは、除数１
の除算機能では、０ビ°ツトだけシフトし、これは通抜
けの接続によって実効的に置換えることが出来る。即ち
、利用しない。第２段３０ｂにあるビット−シフタ３２
ａ′及び３２ｂ′が更に１つ余分のビットで除算し、従
ってａ■１であり、除数２の除算機能が行なわれる。同
様に、第３段３０ｃでは、シフトは、除数４の除算機能
では、ｂ−２ビットであり、第４段３０ｄのシフタ手段
３２ａ′は、除数８の除算機能に対し、ｃ−３ビットだ
けシフトする。このパイプライン形ＣＯＲＤＩＣアーキ
テクチュアは第１段のパルスしか必要とせず、実質的に
合計Ｎ段を通る論理回路の遅延によって設定される速度
を持つ。これは再帰形Ｃ０ＲＤＩ Ｃの実施例で得られ
る結果よりも、殆んど常にずっと速い計算になる。
の除算機能では、０ビ°ツトだけシフトし、これは通抜
けの接続によって実効的に置換えることが出来る。即ち
、利用しない。第２段３０ｂにあるビット−シフタ３２
ａ′及び３２ｂ′が更に１つ余分のビットで除算し、従
ってａ■１であり、除数２の除算機能が行なわれる。同
様に、第３段３０ｃでは、シフトは、除数４の除算機能
では、ｂ−２ビットであり、第４段３０ｄのシフタ手段
３２ａ′は、除数８の除算機能に対し、ｃ−３ビットだ
けシフトする。このパイプライン形ＣＯＲＤＩＣアーキ
テクチュアは第１段のパルスしか必要とせず、実質的に
合計Ｎ段を通る論理回路の遅延によって設定される速度
を持つ。これは再帰形Ｃ０ＲＤＩ Ｃの実施例で得られ
る結果よりも、殆んど常にずっと速い計算になる。
次に第３図について説明すると、再帰又はパイプライン
形Ｃ０ＲＤ Ｉ Ｃ回転装置１１又は１１′の一方又は
両方は、２つの複素数の積を発生する別の実施例の乗算
装置１０′に利用することが出来る。第１の複素数Ｎ１
をＩＶｌ １、φ１−１φ１ Ａｂｌｅ （第３ａ図）として表わし、第２の
複素数Ｎ２を１Ｖ２１、φ２＝ｌＡ２ｅ′φ２ （第３
ｂ図）として表わせば、（１＋十ｉＱ＋ ） （Ｉ
２ ＋ｉＱ２ ）の積ＰはＰ−Ａ＋ ｌ ＩＡ：
ｌｅｌ （φ１＋φ２）である。第１の複素数は、ベク
トルＶ１として、その位相角φまたけ回転させて、その
虚数部分を除き、実数の剰余たけで終わる様にすること
、即ち、１１＝ ｌ Ｖ＋ ｌ ＝ ｌ Ａ＋ ｌ
及び（ｈ’−Ｏｆ、：すルコとが出来ることが理解され
よう。そうする時、位相角φ１を解析して、その結果書
られる回転した第２のベクトルＶ２′が１Ａ２１８１
（φ１＋φ２）に等しくなり、この時ｆｆ１Ｉ＋’ と
して利用し得るＡｌｌとスカラー積を求めさえすれば、
最終的な複素数の積Ｐが得られる様に、第２の複素数ベ
クトル■２に加えるべき回転の符号を決定する。
形Ｃ０ＲＤ Ｉ Ｃ回転装置１１又は１１′の一方又は
両方は、２つの複素数の積を発生する別の実施例の乗算
装置１０′に利用することが出来る。第１の複素数Ｎ１
をＩＶｌ １、φ１−１φ１ Ａｂｌｅ （第３ａ図）として表わし、第２の
複素数Ｎ２を１Ｖ２１、φ２＝ｌＡ２ｅ′φ２ （第３
ｂ図）として表わせば、（１＋十ｉＱ＋ ） （Ｉ
２ ＋ｉＱ２ ）の積ＰはＰ−Ａ＋ ｌ ＩＡ：
ｌｅｌ （φ１＋φ２）である。第１の複素数は、ベク
トルＶ１として、その位相角φまたけ回転させて、その
虚数部分を除き、実数の剰余たけで終わる様にすること
、即ち、１１＝ ｌ Ｖ＋ ｌ ＝ ｌ Ａ＋ ｌ
及び（ｈ’−Ｏｆ、：すルコとが出来ることが理解され
よう。そうする時、位相角φ１を解析して、その結果書
られる回転した第２のベクトルＶ２′が１Ａ２１８１
（φ１＋φ２）に等しくなり、この時ｆｆ１Ｉ＋’ と
して利用し得るＡｌｌとスカラー積を求めさえすれば、
最終的な複素数の積Ｐが得られる様に、第２の複素数ベ
クトル■２に加えるべき回転の符号を決定する。
この完全に複素数の乗算器１０′が、第１の複素数Ｎ１
及び第２の複素数Ｎ２の両方を、夫々実数又は同相部分
１１又はＩ２並びに夫々の虚数又は直角位相部分Ｑ１又
はＱ２を表わす入力データとして受取る。従って、第１
の複素数Ｎ１が同相部分のデータ・ワード１１として第
１の入力１０′ａに現れると共に、直角位相部分のデー
タ・ワードＱ１として別の入力１０′ ｂに現れる。第
２の複素数Ｎ２は、実数部分のデータ・ワードＩ２が入
力１０′ ｃに現れ、虚数部分のデータ・ワードＱ２が
入力１０′ ｄに現れる。第１の複素数の実数部分■１
及び虚数部分Ｑ１のデータ・ワードが、第１のＣＯＲＤ
ＩＣ回転手段１１−１に入力され、第２の複素数の実数
部分及び虚数部分１２．Ｑ２のデータ・ワードが第２の
Ｃ０ＲＤ Ｉ Ｃ回転手段１１−２に入力される。両方
の回転装置の回転角度は少なくとも部分的には、回転制
御入力１１１ｃ又は１ｌ−２ｃの信号（この入力は第１
図及び第２図の回転装置の符号制御入力１１ｃに対応す
る）によって制御される。節１１−ＩＱ （これは第１
図の節１１Ｑ又は第２図の節１１Ｑ−１に対応する）の
信号が、符号制御手段５０の入力５０ａに印加され、節
１１−ＩＱのデータを、第１の回転手段１１−１のゼロ
の残留位相角を表わす一定データ・パターンと比較する
ことにより、各々の出力５０ｂ、５０ｃ （従って、そ
れに接続された回転制御入力１ｌ−１ｃ及び１ｌ−２ｃ
）の２進信号の状態を決定する。即ち、第１の回転手段
の位相角φ１が、近似的にＯｏの残留位相角まで相次い
でデクレメントされ、これに対して第２の回転手段の合
計位相角φＴを同じ回転角度だけインクレメントして、
φ１Σ０８の時、φＴさ（φ１＋φ２）になり、所望の
積Ｐの位相角になる様にする。節１１−ＩＱのデータが
、数Ｎ１が直角位相成分を持つこと、即ち角度φ１が０
９ではないことを示す時に、回転が開始される。入力５
０ａのデータに応答して、入力１ｌ−１ｃ及び１ｌ−２
ｃの信号の論理状態を決定して、それに対して入力され
たデータ・ワードの位相から、次のｎに対する次の増分
角度θ’ −ｔａｎ−’ （１／２”）を両方の回転
装置によって加算又は減算させる。従って、両方の回転
装置に於ける回転の符号が、第１の回転手段１１−１に
ある剰余“Ｑｌの符号によって決定され、０°に向って
順次強制的に近似する。実際には、第１の回転装置１１
−１は、一連のＣ０ＲＤ Ｉ Ｃ回転を通じて、第１の
複素数データ・ワードＮ１を、第１の複素数の大きさを
表わす実数Ａ１に変換する。Ｃ０ＲＤ Ｉ Ｃ回転が所
定の段数を完了すると、出力５０ｂ、５０ｃは変化しな
くなり、出力５０ｄに、そしてその後乗算器の出力１０
′ ｒに泣相回転完了ＲＥＡＤＹ信号が発生される。こ
の時、第２の回転手段の１２Ｌ 出力１ｌ−２ｄの同相
データ・ワード及びＱ２／ 出力１ｌ−２ｅの直角位相
データ・ワドは夫々次の様に表わされる。
及び第２の複素数Ｎ２の両方を、夫々実数又は同相部分
１１又はＩ２並びに夫々の虚数又は直角位相部分Ｑ１又
はＱ２を表わす入力データとして受取る。従って、第１
の複素数Ｎ１が同相部分のデータ・ワード１１として第
１の入力１０′ａに現れると共に、直角位相部分のデー
タ・ワードＱ１として別の入力１０′ ｂに現れる。第
２の複素数Ｎ２は、実数部分のデータ・ワードＩ２が入
力１０′ ｃに現れ、虚数部分のデータ・ワードＱ２が
入力１０′ ｄに現れる。第１の複素数の実数部分■１
及び虚数部分Ｑ１のデータ・ワードが、第１のＣＯＲＤ
ＩＣ回転手段１１−１に入力され、第２の複素数の実数
部分及び虚数部分１２．Ｑ２のデータ・ワードが第２の
Ｃ０ＲＤ Ｉ Ｃ回転手段１１−２に入力される。両方
の回転装置の回転角度は少なくとも部分的には、回転制
御入力１１１ｃ又は１ｌ−２ｃの信号（この入力は第１
図及び第２図の回転装置の符号制御入力１１ｃに対応す
る）によって制御される。節１１−ＩＱ （これは第１
図の節１１Ｑ又は第２図の節１１Ｑ−１に対応する）の
信号が、符号制御手段５０の入力５０ａに印加され、節
１１−ＩＱのデータを、第１の回転手段１１−１のゼロ
の残留位相角を表わす一定データ・パターンと比較する
ことにより、各々の出力５０ｂ、５０ｃ （従って、そ
れに接続された回転制御入力１ｌ−１ｃ及び１ｌ−２ｃ
）の２進信号の状態を決定する。即ち、第１の回転手段
の位相角φ１が、近似的にＯｏの残留位相角まで相次い
でデクレメントされ、これに対して第２の回転手段の合
計位相角φＴを同じ回転角度だけインクレメントして、
φ１Σ０８の時、φＴさ（φ１＋φ２）になり、所望の
積Ｐの位相角になる様にする。節１１−ＩＱのデータが
、数Ｎ１が直角位相成分を持つこと、即ち角度φ１が０
９ではないことを示す時に、回転が開始される。入力５
０ａのデータに応答して、入力１ｌ−１ｃ及び１ｌ−２
ｃの信号の論理状態を決定して、それに対して入力され
たデータ・ワードの位相から、次のｎに対する次の増分
角度θ’ −ｔａｎ−’ （１／２”）を両方の回転
装置によって加算又は減算させる。従って、両方の回転
装置に於ける回転の符号が、第１の回転手段１１−１に
ある剰余“Ｑｌの符号によって決定され、０°に向って
順次強制的に近似する。実際には、第１の回転装置１１
−１は、一連のＣ０ＲＤ Ｉ Ｃ回転を通じて、第１の
複素数データ・ワードＮ１を、第１の複素数の大きさを
表わす実数Ａ１に変換する。Ｃ０ＲＤ Ｉ Ｃ回転が所
定の段数を完了すると、出力５０ｂ、５０ｃは変化しな
くなり、出力５０ｄに、そしてその後乗算器の出力１０
′ ｒに泣相回転完了ＲＥＡＤＹ信号が発生される。こ
の時、第２の回転手段の１２Ｌ 出力１ｌ−２ｄの同相
データ・ワード及びＱ２／ 出力１ｌ−２ｅの直角位相
データ・ワドは夫々次の様に表わされる。
１２ −ＲｅｌＶ２’ ｌ −Ｒｅ （ｌＡ２１ｅ１（
φ１＋φ２））−１Ａ２ １ｃｏｓ （φＴ）
（ｌｌａ）Ｑ２’ −１ｍ１Ｖ
２’ ｌ−Ｉｍ（ｌＡ２１ｅｉ（φ１＋φ２））−ｌＡ
２１ｓｉｎ（φ丁）
（ｌｌｂ）第１の回転装置の１出力１ｌ−１ｄから
のＩＡ＋ｌデータφワードが、この時節１０′ ｅを介
して、第１及び第２のスカラー乗算手段５２゜５４の入
力５２ａ、５４ａに現れる。！２′データ・ワードが第
１の乗算手段５２の第２の入力５２ｂに結合され、Ｑ２
’ データ・ワードが第２の乗算手段５４の第２の入力
に結合される。第１の乗算手段の出力５２ｃのＩ′デー
タ・ワードが複素数ＣＯＲＤＩＣ乗算器の出力１０′
ｆに現れ、これがＲｅ （Ｐ）＝ｌＡ＋ ｌ ｌＡ２
ｌ ｃｏｓ（φＴ）のデータであり、第２の乗算手段
の出力５４ｃのＱ′データ・ワードが複素数Ｃ０ＲＤ
ＩＣ乗算器の出力５０′ ｇに現れ、これが１ｍ（Ｐ）
−ＩＡ＋ Ｉ ｌＡ２１ｓｉｎ （φＴ）のデータで
ある。
φ１＋φ２））−１Ａ２ １ｃｏｓ （φＴ）
（ｌｌａ）Ｑ２’ −１ｍ１Ｖ
２’ ｌ−Ｉｍ（ｌＡ２１ｅｉ（φ１＋φ２））−ｌＡ
２１ｓｉｎ（φ丁）
（ｌｌｂ）第１の回転装置の１出力１ｌ−１ｄから
のＩＡ＋ｌデータφワードが、この時節１０′ ｅを介
して、第１及び第２のスカラー乗算手段５２゜５４の入
力５２ａ、５４ａに現れる。！２′データ・ワードが第
１の乗算手段５２の第２の入力５２ｂに結合され、Ｑ２
’ データ・ワードが第２の乗算手段５４の第２の入力
に結合される。第１の乗算手段の出力５２ｃのＩ′デー
タ・ワードが複素数ＣＯＲＤＩＣ乗算器の出力１０′
ｆに現れ、これがＲｅ （Ｐ）＝ｌＡ＋ ｌ ｌＡ２
ｌ ｃｏｓ（φＴ）のデータであり、第２の乗算手段
の出力５４ｃのＱ′データ・ワードが複素数Ｃ０ＲＤ
ＩＣ乗算器の出力５０′ ｇに現れ、これが１ｍ（Ｐ）
−ＩＡ＋ Ｉ ｌＡ２１ｓｉｎ （φＴ）のデータで
ある。
次に第４図（第４Ａ及び４Ｂ図よりなる）について説明
すると、第３図の回転装置１１−１及び１１−２と符号
制御手段５０は、計算速度の速いパイプライン形乗算器
集成体１１′で実現することが出来る。第１のＮ段逐次
形Ｃ０ＲＤＩ Ｃ乗算器６０ａが第１段６Ｏ−１ａを持
ち、これは入力１１′ａから符号選択手段６ｌ−１ａ（
インバータ６２及びＭＵＸ手段６４で構成される）の所
で、実数軸１１データを受取ると共に、入力１１ｂから
別の符号選択手段６ｌ−１ｂの所で虚数軸Ｑ１データを
受取り、符号選択ビット（この第１段に対するものだけ
）がＱ１人カデータから取出される。第１の乗算器６０
ａは、この後略同一の複数個（Ｎ−１）の段６Ｏ−２ａ
乃至６Ｏ−ｎａを持ち、その各々は、■及びＱ部分に対
して、夫々符号選択手段６ｌ−２ａ乃至５ｌ−ｎａ又は
６ｌ−２ｂ乃至６ｌ−ｎｂを含む同一の部分と、除数（
２” ） （７）除算手段６６−１乃至６６− （ｎ
−１）と（こ＼で１≦■≦Ｎであり、■は段の番号であ
る）、加算器手段６８−１乃至６８−（ｎ−１）とを持
っている。第２のＮ段の逐次形ＣＯＲＤＩＣ乗算器６０
ｂは、第１段６Ｏ−１ｂと（Ｎ−１）個の後続の同一の
段６Ｏ−２ｂ乃至６〇−ｎｂとの同じ構成を有する。（
第１の乗算器６０ａの各段のＭＵＸ符号選択制御入力６
５−１乃至６５−ｎの）符号ビットが、複数個（Ｎ個）
の論理インバータ７０−１乃至７０−ｎの内の関連する
１つによって反転され、この為、第１のＣＯＲ６Ｉｃ乗
算器６０ａの任意の段のＱ出力の符号ビットが、両方の
乗算器６０ａ及び６０ｂの次段の回転の符号を決定する
。従って、符号ビットが２つのパイプライン形ＣＯＲＤ
ＩＣ構造６０ａ及び６０ｂの間で反転され、この為、第
１の乗算器６０ａが第１の入力データ（１＋及びＱ＋）
を出力Ｉ′及びＱ′に於ける（φ１＋φ２）に等しい位
相φＴへ回転し、第２の乗算器６０ｂが第２の入力デー
タをゼロの位相に回転し、実数出力１１′ｅにＩＡｌ
１の大きさを発生する（そして剰余出力１１′ ｒに略
ゼロの大きさの剰余を発生する。
すると、第３図の回転装置１１−１及び１１−２と符号
制御手段５０は、計算速度の速いパイプライン形乗算器
集成体１１′で実現することが出来る。第１のＮ段逐次
形Ｃ０ＲＤＩ Ｃ乗算器６０ａが第１段６Ｏ−１ａを持
ち、これは入力１１′ａから符号選択手段６ｌ−１ａ（
インバータ６２及びＭＵＸ手段６４で構成される）の所
で、実数軸１１データを受取ると共に、入力１１ｂから
別の符号選択手段６ｌ−１ｂの所で虚数軸Ｑ１データを
受取り、符号選択ビット（この第１段に対するものだけ
）がＱ１人カデータから取出される。第１の乗算器６０
ａは、この後略同一の複数個（Ｎ−１）の段６Ｏ−２ａ
乃至６Ｏ−ｎａを持ち、その各々は、■及びＱ部分に対
して、夫々符号選択手段６ｌ−２ａ乃至５ｌ−ｎａ又は
６ｌ−２ｂ乃至６ｌ−ｎｂを含む同一の部分と、除数（
２” ） （７）除算手段６６−１乃至６６− （ｎ
−１）と（こ＼で１≦■≦Ｎであり、■は段の番号であ
る）、加算器手段６８−１乃至６８−（ｎ−１）とを持
っている。第２のＮ段の逐次形ＣＯＲＤＩＣ乗算器６０
ｂは、第１段６Ｏ−１ｂと（Ｎ−１）個の後続の同一の
段６Ｏ−２ｂ乃至６〇−ｎｂとの同じ構成を有する。（
第１の乗算器６０ａの各段のＭＵＸ符号選択制御入力６
５−１乃至６５−ｎの）符号ビットが、複数個（Ｎ個）
の論理インバータ７０−１乃至７０−ｎの内の関連する
１つによって反転され、この為、第１のＣＯＲ６Ｉｃ乗
算器６０ａの任意の段のＱ出力の符号ビットが、両方の
乗算器６０ａ及び６０ｂの次段の回転の符号を決定する
。従って、符号ビットが２つのパイプライン形ＣＯＲＤ
ＩＣ構造６０ａ及び６０ｂの間で反転され、この為、第
１の乗算器６０ａが第１の入力データ（１＋及びＱ＋）
を出力Ｉ′及びＱ′に於ける（φ１＋φ２）に等しい位
相φＴへ回転し、第２の乗算器６０ｂが第２の入力デー
タをゼロの位相に回転し、実数出力１１′ｅにＩＡｌ
１の大きさを発生する（そして剰余出力１１′ ｒに略
ゼロの大きさの剰余を発生する。
このＱ出力は二重回転装置の誤差の目安である）。
Ｉ″及びＱ″データには、その乗算を必要とする場合、
第３図の実施例の様に、手段５２及び５４によってＩＡ
ｌ １データのスカラー乗算を行なうことが出来る。
第３図の実施例の様に、手段５２及び５４によってＩＡ
ｌ １データのスカラー乗算を行なうことが出来る。
これらの複素数乗算器構造の各々は、従来の複素数乗算
器に比べて多数の利点がある。第１に、最も重要なこと
であるが、位相と振幅の精度を切離すことが出来る。振
幅の切捨てが最終的な答の位相の精度に影響しないし、
逆も真である。第２に、こう云う実施例の複素数乗算器
１０’ （１対のＣ０ＲＤＩＧ装置１１−１及び１１
−２を用いるか又は１個の装置１Ｉ″を用いる）は、中
間段階の結果を生ずるが、これは用途によっては役に立
つことがある。例えば、これらの構造に対する一方の入
力が単に他方の入力の共役複素数である場合、こう云う
装置は同時に出力１０′又は１０′ｅに入力信号の振幅
を出し、出力１０′ ｆ又は１０′ｆに入力信号のエネ
ルギを出す。従って、この実施例は大きさ及びエネルギ
の同時の検出器として使うことが出来る。第３図及び第
４図の構造は、他のどの乗算器の構成よりも、複素数乗
算に対してずっと融通性のある方式を表わす。
器に比べて多数の利点がある。第１に、最も重要なこと
であるが、位相と振幅の精度を切離すことが出来る。振
幅の切捨てが最終的な答の位相の精度に影響しないし、
逆も真である。第２に、こう云う実施例の複素数乗算器
１０’ （１対のＣ０ＲＤＩＧ装置１１−１及び１１
−２を用いるか又は１個の装置１Ｉ″を用いる）は、中
間段階の結果を生ずるが、これは用途によっては役に立
つことがある。例えば、これらの構造に対する一方の入
力が単に他方の入力の共役複素数である場合、こう云う
装置は同時に出力１０′又は１０′ｅに入力信号の振幅
を出し、出力１０′ ｆ又は１０′ｆに入力信号のエネ
ルギを出す。従って、この実施例は大きさ及びエネルギ
の同時の検出器として使うことが出来る。第３図及び第
４図の構造は、他のどの乗算器の構成よりも、複素数乗
算に対してずっと融通性のある方式を表わす。
この発明の新規な複素数ＣＯＲＤＩＣ乗算器の現在好ま
しいと考えられる幾つかの形式並びにその中で用いられ
るＣＯＲＤＩＣ回転装置の形式を例として説明したが、
当業者には、種々の変更が考えられよう。従って、この
発明は特許請求の範囲によって限定されるものであって
、こ＼で説明した好ましい実施例の説明によって同等制
約されないことを承知されたい。
しいと考えられる幾つかの形式並びにその中で用いられ
るＣＯＲＤＩＣ回転装置の形式を例として説明したが、
当業者には、種々の変更が考えられよう。従って、この
発明は特許請求の範囲によって限定されるものであって
、こ＼で説明した好ましい実施例の説明によって同等制
約されないことを承知されたい。
第１図はこの発明の第１の形式の複素数ディジタル乗算
器の簡略ブロック図、第２図は第１図の複素数乗算器に
示した再帰形Ｃ０ＲＤ Ｉ Ｃ手段の代りに使われる逐
次形又はパイプライン形ＣＯＲＤＩＣ手段の現在好まし
いと考えられる別の実施例の簡略ブロック図、第３図は
この発明の別の形式の複素数ディジタル乗算器のブロッ
ク図、第３ａ図及び第３ｂ図は第３図の複素数ディジタ
ル乗算器の動作を説明するのに役立つ考えを示すベクト
ル図、第４Ａ及び４Ｂ図は両者が合わさって、第３図の
装置に於ける複素数乗算を行なう、現在好ましいと考え
られる実施例の逐次形又はパイプライン形手段を示す簡
略ブロック図である。 ［主な符号の説明］ １ｏｒ、１０ｇ：出力 １１ａ、ｌｌｂ：入力 １４−Ｉ０１４−２；符号選択手段 １４−３．１４−４：符号選択手段（再帰部分）２２−
Ｉ０２２−２７累算器 ２４−Ｉ０２４−２ニジフタ ２６−Ｉ０２６−２：加算器
器の簡略ブロック図、第２図は第１図の複素数乗算器に
示した再帰形Ｃ０ＲＤ Ｉ Ｃ手段の代りに使われる逐
次形又はパイプライン形ＣＯＲＤＩＣ手段の現在好まし
いと考えられる別の実施例の簡略ブロック図、第３図は
この発明の別の形式の複素数ディジタル乗算器のブロッ
ク図、第３ａ図及び第３ｂ図は第３図の複素数ディジタ
ル乗算器の動作を説明するのに役立つ考えを示すベクト
ル図、第４Ａ及び４Ｂ図は両者が合わさって、第３図の
装置に於ける複素数乗算を行なう、現在好ましいと考え
られる実施例の逐次形又はパイプライン形手段を示す簡
略ブロック図である。 ［主な符号の説明］ １ｏｒ、１０ｇ：出力 １１ａ、ｌｌｂ：入力 １４−Ｉ０１４−２；符号選択手段 １４−３．１４−４：符号選択手段（再帰部分）２２−
Ｉ０２２−２７累算器 ２４−Ｉ０２４−２ニジフタ ２６−Ｉ０２６−２：加算器
Claims (1)
- 【特許請求の範囲】 １、第１の複素数の実数部分及び虚数部分の各々を表わ
すディジタル・データ・ワードを受取る手段と、 前記第１の複素数の実数部分及び虚数部分の夫々一方を
、＋９０°及び−９０°の内の選ばれた一方の第１の角
度増分α＿１だけ回転させて、ディジタル・データ・ワ
ードＩ及びＱの内の関連する一方を形成する手段を含む
第１の部分と、 該第１の部分から受取ったＩ及びＱディジタル・データ
・ワードの各々を、Ｎを２より大きい正の整数として、
夫々角度α＿１より小さいが、次の増分角度α＿ｉ＿＋
＿１よりも大きな、２≦ｉ≦Ｎに対する正及び負の増分
角度α＿ｉの選ばれた一方だけ再帰的に回転修正する手
段を含む再帰部分と、振幅／回転角度の形で表わした第
２の複素数の回転角度φ部分を表わすディジタル・デー
タ・ワードを受取り、前記第１の部分に於ける角度α＿
１並びに前記再帰部分に於ける増分角度α＿ｉの全ての
符号を制御して、第２の複素数の回転角度φを近似する
手段と、 Ｎ個の全ての角度にわたる回転修正の後、第１部及び第
２部を、虚数部分の回転出力ディジタル・データ・ワー
ドＡ＿Ｉ及び実数部分の回転出力ディジタル・データ・
ワードＡ＿Ｒとして夫々供給する手段とを有する再帰Ｃ
ＯＲＤＩＣ回転装置。 ２、前記第１の角度増分α＿１だけ回転する手段が、前
記符号を制御する手段からの第１及び第２の符号制御信
号の夫々１つに応答して、前記第１の複素数の実数部分
及び虚数部分の夫々に対して同じ符号及び反転した符号
の一方を選択する手段を含む請求項１記載の再帰ＣＯＲ
ＤＩＣ回転装置。 ３、各々の増分角度が、ｎ＝ｉ−２として、α＿ｉ＝ｔ
ａｎ＾−＾１（２＾−＾ｎ）である請求項２記載の再帰
ＣＯＲＤＩＣ回転装置。 ４、ｉが８未満である請求項３記載の再帰ＣＯＲＤＩＣ
回転装置。 ５、再帰部分の回転する手段が、前記第１の部分からの
１ディジタル・データ・ワード及び逐次的にシフトさせ
た（Ｎ−１）個の第１のディジタル・データ・ワードの
内の夫々逐次的な１つを累算する第１の手段と、前記第
１の部分からのＱディジタル・データ・ワード及び逐次
的にシフトさせた（Ｎ−１）個の第２のディジタル・デ
ータ・ワードの逐次的な１つを累算する第２の手段と、
前記符号を制御する手段からの第１の符号選択手段符号
制御信号に応答して、その時前記第１の累算手段から供
給されるディジタル・データ・ワードの符号を選択的に
反転する第１の符号選択手段と、前記符号を制御する手
段からの第２の符号選択手段符号制御信号に応答して、
その時前記第２の累算手段から供給されるディジタル・
データ・ワードの符号を選択的に反転する第２の符号選
択手段と、前記符号を制御する手段から第１のシフト手
段制御信号が発生する度に、前記第１の符号選択手段か
らのディジタル・データ・ワードのビットを予定の方向
に１ビットだけシフトする第１の手段と、前記符号を制
御する手段からの第２のシフト手段制御信号が発生する
度に、前記第２の符号選択手段からのディジタル・デー
タ・ワードのビットを予定の方向に１ビットだけシフト
する第２の手段と、前記第１の累算手段及び前記第２の
シフト手段からのディジタル・データ・ワードを加算し
て、前記第１の累算手段に対する逐次的にシフトさせた
（Ｎ−１）個の第１のディジタル・データ・ワードの逐
次的な１つを供給すると共に、Ａ＿Ｉ出力ディジタル・
データ・ワードとして供給する第１の加算器手段と、前
記第２の累算手段及び前記第１のシフト手段からのディ
ジタル・データ・ワードを加算して、前記第２の累算手
段に対する逐次的にシフトさせた（Ｎ−１）個の第２の
ディジタル・データ・ワードの逐次的な１つを供給する
と共に、Ａ＿Ｒ出力ディジタル・データ・ワードとして
供給する第２の加算器手段とを有し、前記符号を制御す
る手段は別の出力を持ち、受取った回転角度φデータに
応答して、（Ｎ−１）回の再帰の各々に対し、第１及び
第２の符号制御手段及び第１及び第２のシフト手段の符
号制御信号が全て前記別の出力に供給される様にした請
求項３記載の再帰ＣＯＲＤＩＣ回転装置。 ６、第１の複素数の実数部分及び虚数部分の各々を表わ
すディジタル・データ・ワードを受取る手段と、 第１及び第２の複素数の実数及び虚数部分の各々１つを
、＋９０°及び−９０°の内の選ばれた一方の第１の角
度増分α＿１だけ別々に回転させる段手段を含む第１の
部分と、 Ｎを２より大きい正の整数として、複数個（Ｎ−１個）
の段手段を含む第２の部分であって、各々の段手段は１
対の入力の実数及び虚数部分からなるディジタル・デー
タ・ワードを、２≦ｉ≦Ｎとして、正及び負の増分角度
α＿ｉの内の選ばれた一方だけ回転修正し、各々のｉ番
目の段手段の増分角度α＿ｉは角度α＿１より小さいが
、次の段手段の増分角度α＿ｉ＿＋＿１より大きく、第
１の段手段に対する入力ディジタル・データ・ワードは
前記第１の部分から受取り、他の任意の段手段に対する
入力ディジタル・データ・ワードは直前の段手段から受
取る様になっている当該第２の部分と、振幅／回転角度
の形で表わした第２の複素数の回転角度φ部分を表わす
ディジタル・データ・ワードを受取って、前記第１の部
分に於ける角度α＿１並びに前記複数個の段手段に於け
る全ての増分角度α＿ｉの符号を制御して、第２の複素
数の回転角度φを近似する手段と、 Ｎ個の角度全部にわたる回転修正の後、第１部及び第２
部を、虚数部分の回転出力ディジタル・データ・ワード
及び実数部分の回転出力ディジタル・データ・ワードと
して夫々供給する手段とを有する逐次ＣＯＲＤＩＣ回転
装置。 ７、前記第１の角度増分α＿１だけ回転する手段が、前
記符号制御手段からの第１の増分符号制御信号に応答し
て、第１及び第２の複素数の実数及び虚数部分の選ばれ
た一方に対して同じ符号及び反転した符号の内の一方を
選択する手段を含む請求項６記載の逐次ＣＯＲＤＩＣ回
転装置。 ８、各々の増分角度が、ｎ＝ｉ−２として、α＿ｉ＝ｔ
ａｎ＾−＾１（２＾−＾ｎ）である請求項７記載の逐次
ＣＯＲＤＩＣ回転装置。 ９、ｉが８未満である請求項８記載の逐次ＣＯＲＤＩＣ
回転装置。 １０、各々の段手段が、該段手段に入力される実数部分
のディジタル・データ・ワード及び虚数部分のディジタ
ル・データ・ワードの両方を受取る手段と、前記実数部
分の入力ディジタル・データ・ワードのビットを予定の
方向にｎビットだけシフトする第１の手段と、虚数部分
の入力ディジタル・データ・ワードのビットを前記予定
の方向にｎビットだけシフトする第２の手段と、前記符
号を制御する手段からの第１の符号選択手段制御信号に
応答して、前記第１のシフト手段からのシフト済みディ
ジタル・データ・ワードの符号を選択的に反転する第１
の符号選択手段と、前記符号を制御する手段からの第２
の符号選択手段制御信号に応答して、第２のシフト手段
からのシフト済みディジタル・データ・ワードの符号を
選択的に反転する第２の符号選択手段と、実数部分の入
力ディジタル・データ・ワード及び前記第２の符号選択
手段からのディジタル・データ・ワードを加算して当該
段手段からの実数部分の出力ディジタル・データ・ワー
ドを発生する第１の加算器手段と、虚数部分の入力ディ
ジタル・データ・ワード及び前記第１の符号選択手段か
らのディジタル・データ・ワードを加算して、当該段手
段からの虚数部分の出力ディジタル・データ・ワードを
発生する第２の加算器手段とを有し、前記符号を制御す
る手段は、（Ｎ−１）個の段手段全部に対する全ての第
１及び第２の符号制御手段制御信号が、受取った回転角
度φデータに応答して供給される付加的な出力を持って
いる請求項８記載の逐次ＣＯＲＤＩＣ回転装置。 １１、実数部分のディジタル・データ・ワードＣＲ及び
虚数部分のディジタル・データ・ワードＣ＿Ｉとして表
わされた第１の複素数Ｃと、大きさ｜Ｂ｜のディジタル
・データ・ワード及び位相角φのディジタル・データ・
ワードとして表わされた第２の複素数Ｂとの積である出
力ディジタル・データを発生する装置に於て、 位相角φのディジタル・データ・ワードに応答して、入
力の実数部分のディジタル・データ・ワードＩ及び入力
の虚数部分のディジタル・データ・ワードＱを夫々回転
修正して、出力ディジタル・データ・ワードＱ′及び出
力ディジタル・データ・ワードＩ′を夫々求めるＣＯＲ
ＤＩＣ手段と、少なくとも前記第１の複素数の実数部分
のディジタル・データ・ワードＣ＿Ｒ及び虚数ディジタ
ル・データ・ワードＣ＿Ｉを受取って、夫々入力Ｉ及び
Ｑディジタル・データ・ワードを供給する入力手段と、 夫々出力Ｑ′、及びＩ′ディジタル・データ・ワードを
受取って、出力ディジタル・データ・ワードの虚数部分
Ａ＿Ｉ及び出力ディジタル・データ・ワードの実数部分
Ａ＿Ｒを夫々発生する出力手段とを有する装置。 １２、ＣＯＲＤＩＣ手段が再帰ＣＯＲＤＩＣ回転装置で
ある請求項１１記載の装置。 １３、前記出力手段が、第２の複素数の大きさ｜Ｂ｜の
ディジタル・データ・ワードを受取る手段と、実数部分
のディジタル・データ・ワードＩ′及び虚数部分のディ
ジタル・データ・ワードＱ’の夫々１つに大きさ｜Ｂ｜
のディジタル・データ・ワードのスカラー積を求めて、
実数部分Ａ＿Ｒ及び虚数部分Ａ＿Ｉのディジタル・デー
タ・ワードを求める手段とを有する請求項１２記載の装
置。 １４、ＣＯＲＤＩＣ手段が逐次ＣＯＲＤＩＣ回転装置で
ある請求項１１記載の装置。 １５、前記出力手段が更に、第２の複素数の大きさ｜Ｂ
｜のディジタル・データ・ワードを受取る手段と、実数
部分のディジタル・データ・ワードＩ′及び虚数部分の
ディジタル・データ・ワードＱ′の夫々１つに大きさ｜
Ｂ｜のディジタル・データ・ワードのスカラー積を求め
て、夫々実数部分Ａ＿Ｒ及び虚数部分Ａ＿Ｉのディジタ
ル・データ・ワードを求める手段とを有する請求項１４
記載の装置。 １６、実数部分のディジタル・データ・ワードＩ＿１及
び虚数部分のディジタル・データ・ワードＱ＿１として
表わされた第１の複素数と、実数部分のディジタル・デ
ータ・ワードＩ＿２及び虚数部分のディジタル・データ
・ワードＱ＿２として表わされた第２の複素数との積で
ある出力ディジタル・データを発生する装置に於て、 Ｎ個の期間の各々ｉ番目の期間に、別のディジタル・デ
ータ・ビットの状態に応答して、入力の実数部分のディ
ジタル・データ・ワードＩ及び入力の虚数部分のディジ
タル・データ・ワードＱを、α＿１を±９０°の選ばれ
た一方、そしてＮを２より大として、２≦ｉ≦Ｎに対し
、α＿ｉをｔａｎ＾−＾１（２＾−＾ｎ）（但しｎ＝ｉ
−２）として、角度α＿ｉだけ回転修正して、出力ディ
ジタル・データ・ワードＱ′及び出力ディジタル・デー
タ・ワードＩ′を夫々求める第１及び第２のＣＯＲＤＩ
Ｃ手段を有し、第１のＣＯＲＤＩＣ手段は夫々のデータ
・ワードＩ＿１及びＱ＿１を夫々実数部分及び虚数部分
のデータ・ワードとして受取って、少なくとも１つの出
力データ・ワードＩ＿０及び有効な出力角度が略ゼロで
ある時に符号の状態を変える信号を発生し、第２のＣＯ
ＲＤＩＣ手段は夫々のデータ・ワードＩ＿２及びＱ＿２
を実数部分及び虚数部分のデータ・ワードとして受取っ
て、夫々実数部分及び虚数部分の出力データ・ワードＩ
″及びＱ″を発生し、 更に、各々のｉ番目の期間に、符号状態信号が符号を変
えるまで、両方のＣＯＲＤＩＣ手段によって出力ディジ
タル・データ・ワードを回転修正させる様に選ばれたデ
ータ状態を前記別のディジタル・データ・ビットに持た
せる手段と、夫々出力Ｉ″及びＱ″ディジタル・データ
・ワードを受取って、出力ディジタル・データの虚数部
分Ｉ′及び出力ディジタル・データ・ワードの実数部分
Ｑ′を夫々発生する出力手段とを有する装置。 １７、各々のＣＯＲＤＩＣ手段が再帰ＣＯＲＤＩＣ回転
装置である請求項１６記載の装置。 １８、前記出力手段が更に、第１のＣＯＲＤＩＣ手段の
出力データ・ワードＩ＿０を受取る手段と、実数部分の
出力Ｉ″データ・ワード及び虚数部分の出力Ｑ″ディジ
タル・データ・ワードにＩ＿０データ・ワードを乗じた
スカラー積を求めて、夫々実数部分Ｉ′及び虚数部分Ｑ
′のディジタル・データ・ワードを求める手段とを有す
る請求項１７記載の装置。 １９、実数部分のディジタル・データ・ワードＩ＿１及
び虚数部分のディジタル・データ・ワードＱ＿１として
表わされた第１の複素数と、実数部分のディジタル・デ
ータ・ワードＩ＿２及び虚数部分のディジタル・データ
・ワードＱ＿２として表わされた第２の複素数との積で
ある出力ディジタル・データを発生する装置に於て、 α＿１を±９０°の選ばれた一方とし、Ｎを２より大と
して、２≦ｉ≦Ｎに対し、ｎ＝ｉ−２として、α＿ｉが
ｔａｎ＾−＾１（２＾−＾ｎ）である様な角度α＿ｉだ
け、入力の実数部分のディジタル・データ・ワードＩ及
び入力の虚数部分のディジタル・データ・ワードＱを回
転修正して、出力ディジタル・データ・ワードＱ′及び
出力ディジタル・データ・ワードＩ′を求める第１及び
第２のＣＯＲＤＩＣ手段を有し、ここで各々の角度の符
号は関連する符号ビットの論理状態に応答し、第１の手
段の各々の角度に対する符号ビットは、その角度に対す
る計算段の１対のデータ入力の一方にその時存在するデ
ータ・ビットであり、 更に、入力ビットの論理状態を反転する複数個（Ｎ個）
の手段を有し、各々ｉ番目の反転する手段は、関連する
ｉ番目の角度に対する第１の手段に対する段から符号ビ
ットを受取って、第２の手段の同じｉ番目の段に対して
別の符号ビットを供給し、 前記第２の手段は夫々のデータ・ワードＩ＿２及びＱ＿
２を夫々実数部分及び虚数部分のデータ・ワードとして
受取って、第２の複素数の大きさ｜Ａ＿２｜である少な
くとも１つの出力ワードを発生し、 更に、夫々出力Ｉ′及びＱ′ディジタル・データ・ワー
ドを受取って、出力ディジタル・データの虚数部分Ｑ″
及び出力ディジタル・データ・ワードの実数部分Ｉ″を
夫々発生する出力手段を有する装置。 ２０、前記出力手段が更に、第２のＣＯＲＤＩＣ手段の
出力データ・ワード｜Ａ＿２｜を受取る手段と、実数部
分の出力Ｉ″ディジタル・データ・ワード及び虚数部分
の出力Ｑ″ディジタル・データ・ワードの夫々１つと｜
Ａ＿２｜データ・ワードとのスカラー積を求めて、夫々
実数部分Ｉ′及び虚数部分Ｑ′のディジタル・データ・
ワードを求める手段とを有する請求項１９記載の装置。
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