JP3283504B2 - Ｃｏｒｄｉｃ複素数乗算器 - Google Patents

Ｃｏｒｄｉｃ複素数乗算器

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Description

【発明の詳細な説明】 発明の背景 この発明は算術処理手段、更に具体的に云えば、１対
の複素数の乗算を行なう為に、少なくとも１つの座標回
転ディジタル計算機（CORDIC）を利用した新規な手段に
関する。
いろいろな形式の今日の電子装置では、相関の検出、
離散的なフーリエ変換等の様な比較的複雑な信号処理機
能が利用されている。基本の信号処理素子は乗算−累算
セルである。ベースバンド信号処理等を利用する超音波
作像の様なある装置では、完全に複素数の信号を乗算し
なければならない。電子信号の同様な複素数乗算は、レ
ーダ、ソナー等の様な他の多くの信号処理分野で、特に
ディジタル信号、更に特に２進形の信号の処理に見られ
る。従って、何れもｘ−jy又はＲ、θと云う形をした複
素数を表わす１つのディジタル信号の複素数乗算を実施
するディジタル信号手段を提供することが非常に望まし
い。
従来、IREトランザクションズ・オン・エレクトロニ
ック・コンピュータズ誌EC−８、第330頁乃至第334頁
（1959年）所載のJ.E.ボルダーの論文「CORDIC三角関数
計算方式」に最初に記載された様なCORDIC装置及び方式
を使うことが述べられている。これは、角度θにわたる
回転は、その何れの回転も特別の１組の角度αの内の１
つにわたる様な幾つかの回転の和として表わすことが出
来ると云う計算方式であり こゝでξ１＝＋１又は−１である。α１＝90゜と定義す
ると αn+2＝tan-1（2-n） ｎ＝0,1,2… （２） 即ち、全体の角度が、複数個（ｎ個）の角度αｉの全部
を使って順次近似され、角度の一層細かい夫々の近似が
直角座標の結果xn+1及びyn+1を生じ、これらは（次に粗
い近似に対する）直角座標の値xn及びynに対して次の１
対の方程式で表わされる様な関係を持つ。
xn+1＝Ｋ（θ）（xn＋ξiyn/2n） （3a） yn+1＝Ｋ（θ）（yn−ξixn/2n） （3b） こゝでＫ（θ）はcos（θ）に等しい倍率である。各々
の係数2-nは事実上除数２の除算をｎ回行なうことであ
り、２進数では、このｎ回の各々に対して１ビットのシ
フトによって行なわれる。この為、複素数乗算は、（必
要とする場合の）倍率Ｋ（θ）の乗算を別として、１組
のシフトレジスタ及び加算器を用いて実行することが出
来る。この基本的なCORDIC方式を利用して、１対の複素
数を乗算する新規な装置を提供することが非常に望まし
い。
発明の要約 この発明の現在好ましいと考えられる２つのディジタ
ル複素数Ｂ及びＣを乗算するCORDIC装置は、直角座標の
形（例えば、CR及びCI）で表わした一方の数の実数デー
タ部分及び虚数データ部分の各々を、極座標の形で表わ
した他方の数（例えば、|B|、φ）の位相角φだけ回転
させるために、乗算器のない、再帰形又はパイプライン
逐次形の何れかのＮ段CORDIC回転手段を用いる。回転の
後、CORDIC回転手段の出力の実数又は虚数データ部分の
各々に他方の数の大きさのデータ|B|のスカラー乗算を
行なう手段を設ける。こうして計算された最終的なデー
タが、積の実数及び虚数部分である。
現在好ましいと考えられる別の複素数乗算CORDIC装置
では、１対の再帰形又はパイプライン逐次形位相回転手
段の各々が、第１及び第２の直角座標形式の複素数の実
数及び虚数部分に作用する。各々の複素数の位相は、符
号検出器で判定して、第１の数がゼロの位相角になるま
で平等に回転し、これにより出力データの位相が第１及
び第２の複素数の位相角の和に等しくなる様にする。必
要によっては、全体の複素数の積を決定する為に、積デ
ータのスカラー乗算を使うことが出来る。相関の統計等
の計算の様な多くの場合、正確な位相情報を累算するこ
とだけが必要であって、位相情報の精度が保たれている
限り、積の振幅項には比較的精度が要求されない。使う
場合、各々のスカラー乗算器はシフト及び累算部分にす
ることが出来る。
従って、この発明の目的は、１対のディジタル複素数
を乗算する新規なCORDIC回路を提供することである。
この発明の上記並びにその他の目的は、以下図面につ
いて詳しく説明する所を読めば、明らかになろう。
発明の詳しい説明 最初に第１図について説明すると、現在好ましいと考
えられる１実施例の複素数ディジタルCORDIC乗算器10で
は、CORDICディジタル乗算器手段11と１対のスカラー・
ディジタル乗算手段12とを利用している。第１の複素数
Ｃが直角座標の形で導入され、Ｐビットの実数軸成分CR
データ・ワードが入力10aから入って、CORDIC乗算器の
第１の入力又はＩ入力11aに接続され、Ｐビットの虚数
軸成分CIが第２の入力10bに加えられ、乗算器の第２の
入力又はＱ入力11bに接続される。使う場合、１対のス
カラー乗算手段12の各々は、第１のデータ入力12−1a又
は12−2aが、CORDIC手段の虚数軸データＱ′出力11f又
は実数軸データＩ′出力11gから夫々データを受取る。
各々の手段12は、ディジタル・データ計算の分野で周知
の様に、シフトレジスタ及び累算器からなる１組であっ
てよい。ある計算タスクでは、振幅の精度が低下しても
差支えないことがあるから、手段12を設ける場合、その
部品は比較的精度の低いものであってよい。他方の複素
数Ｂが極座標の形で導入され、大きさ|B|の成分に対す
るＰビットのデータ・ワードが入力10cに加えられ、両
方のスカラー・データ乗算手段の第２の入力12−1b及び
12−2bに接続され、角度φ成分のデータ・ワードが入力
10dに加えられる。別の入力10eに周期的なクロックCLK
信号が加えられる。Ｃベクトル入力のスカラー乗算した
実数及び虚数成分が、夫々第１及び第２のスカラー乗算
手段の出力12−1c及び12−2cにディジタル・データとし
て得られる。複素数乗算器の出力は、複素数積Ａの夫々
直角座標の形をした実数軸及び虚数軸の項AR及びAIを別
々に夫々の出力端子10g及び10fに発生する。
この発明の別の一面として、CORDICディジタル・デー
タ乗算器手段11は、第１図に示す様な再帰形乗算器であ
るか、又は第２図について説明する様なパイプライン
（逐次）形乗算器である。実数軸Ｉデータ・ワード又は
虚数軸Ｑデータ・ワードの各々が、手段11に入力される
と、夫々第１又は第２の符号選択手段14−１又は14−２
の入力14−1a又は14−2aに現れる。入力データの大きさ
ではなく、符号は、夫々符号選択入力14−1b又は14−2b
の符号選択２進制御信号の状態に応じて、影響を受けな
いか又は反転される（実効的に−１の乗算が行なわれ
る）。最初の回転が＋90゜であるか−90゜であるかを決
定する符号選択ディジタル・データが、符号手段14−１
又は14−２の出力14−1c又は14−2cに夫々現れる。符号
選択手段は、符号選択手段14−１で示す様に、入力14−
1aを符号ビット反転器16を介して２入力マルチプレクサ
MUX手段18の第１の入力18aに接続することによって構成
することが出来る。第２のMUX手段の入力18bが入力14−
1aからのものと符号ディジタル・データ・ワードを受取
る。MUX手段の選択入力18cにある符号選択２進信号の状
態に応じて、出力18d（並びに手段の出力14−1c）がも
との極性の入力18b又は反転した極性の入力18aに接続さ
れる。符号選択信号の２進状態が符号制御手段20によっ
て決定される。入力のディジタル・データ・ワードが２
の補数として表わされる場合、符号反転及びマルチプレ
クサ手段は一層簡単な構造に置換えることが出来る。こ
の構造では、入力数の各ビットが排他的オア（XOR）ゲ
ートの一方の入力に接続され、他方の入力がMUX選択入
力に接続される。各々のXORゲートの出力ビットが、順
次加算器チェーンの関連する逐次的な入力に接続され、
このチェーンはXOR出力に１を加算する桁上げビットを
持っている。従って、MUX符号選択入力信号が入力数か
又はその入力の否定の何れかを選択する。この比較的低
速の再帰動作を行なうCORDIC乗算器11では、複数個（図
示の場合は６個）の符号選択信号が必要であり、各々異
なる信号が、節11cから符号制御手段の入力20gに供給さ
れた符号制御データ・ワードに応答して、符号制御手段
の出力（今の場合は出力20a乃至20f）の内の異なる１つ
に現れる。このＳビットのデータ・ワードは、角度φに
よって一意的に設定され、それに応じた２進パターンを
持つデータ・ワードの１組の符号制御ビットの中をクロ
ックによって前進することに応答して、プログラム可能
な論理配列（PLA）手段の様な論理手段21の出力21aに供
給することが有利である。即ち、PLA手段の１つの入力2
1bが、入力11e及び装置の入力10eからCLKパルスを受取
り、PLA手段の２番目の入力21cが（CORDIC手段の入力11
d及び装置の入力10dを介して）第２の複素数の位相角φ
情報を受取る。再帰形実施例の動作は、特に位相入力10
dでデータが安定した時、ｎ回の動作の各々に対して別
々のCLKパルスが発生し、この動作を加算して、所望の
積の成分を発生する。この為、各々のクロック・パルス
により、次の最も小さいCORDIC角度αｉが、合計の回転
角度θに対して正又は負の何れの寄与になるかゞ決定さ
れ、こうして入力20gの符号制御ワードにより、出力20a
乃至20fの全ての符号制御ビットを設定する。
第１段（＋／−90゜選択段）の出力に出る符号選択の
実数及び虚数のＰビットのデータ・ワードが、第１及び
第２の符号選択手段の出力14−1c又は14−2cに現れ、第
１の累算器ACCUM手段22−１の入力22−1a又は第２のACC
UM手段22−２の入力22−2aの所で、（ｎ−１）再帰段に
供給される。この入力データが夫々第２の入力22−1b又
は22−2bの（Ｐ＋２）ビットのデータ・ワードと加算さ
れ、第１又は第２の累算器の出力22−1c又は22−2cに
（Ｐ＋２）ビットのディジタル・データ・ワードを発生
する。この出力データ・ワードがデータ節11I又は11Qの
夫々１つに現れる。節11Iからのデータ・ワードが、第
３の符号選択手段14−３の第１の入力14−3aに現れる。
この符号選択手段は、符号制御手段20の第３の出力20c
から、符号制御信号を入力14−3bに受取る。節11Qのデ
ータ・ワードが第４の符号選択手段14−４の第１の入力
14−4aに現れる。この符号選択手段は、符号制御手段20
の第４の出力20dからの符号制御信号を受取る符号選択
入力14−4bを持っている。「実数」チャンネルからの符
号選択して累算したデータ・ワードが出力14−3cに現
れ、第１のシフタ手段24−１の入力24−1aに結合され、
「虚数」チャンネルからの符号選択して累算したデータ
・ワードが出力14−4cに現れ、第２のシフタ手段24−２
の入力24−2aに結合される。各々のシフタ手段24は例え
ば入力24−1b又は24−2bの様なシフト制御入力を持って
いて、これが符号制御手段20の第５又は第６の出力20e
又は20fから夫々シフト制御パルスを受取る。シフト制
御入力24−1b又は24−2bの一方に出る各々のパルスに応
答して、シフタ24−１又は24−２にあるデータ・ワード
が１つの２進位置だけ右に回転し又はシフトし、１ビッ
トだけシフトしたデータが第１のシフタ手段の出力24−
1c又は第２のバーレル・シフタ手段の出力24−2cに現
れ、夫々第２のディジタル加算器手段26−２又は第１の
ディジタル加算器手段26−１の第１の入力26−2a又は26
−1aに夫々交差結合される。これらの加算器手段の別の
入力26−2b又は26−1bが、夫々節11Q又は11Iからのディ
ジタル・データ・ワードを受取る。第１の加算器手段の
出力26−1cの加算データのワードは、（Ｐ＋２）ビット
のデータ・ワードＱ′であって、CORDIC乗算器手段の第
１の出力11−ｆに供給され、その後乗算器の出力10fに
供給されるが、第２の加算器手段の出力26−2cのディジ
タル・データ・ワードは、別の（Ｐ＋２）ビットの信号
Ｉ′であって、CORDICの手段の出力11g及び乗算器手段
の出力10gに供給される。Ｑ′データ信号が乗算器の入
力22−1bに戻され、Ｉ′データが累算器の入力22−2bに
戻される。
動作について説明すると、式（3a）及び（3bは次の様
に書き直すことが出来る。
Ｉ′＝Ｋ（θ）（Ｉ＋ξiQ/2n） （4a） Ｑ′＝Ｋ（θ）（Ｑ−ξiI/2n） （4b） 前に述べた様に、所望の計算精度に対して選ばれた繰返
し回数ｎに関係する一定値であるから、共通の倍数Ｋ
（θ）＝cosθは無視することが出来る。入力の回転角
度φは、任意の角度であるが、これが最初に式（3a）及
び（3b）を充たす１組の回転角度αｉに分解される。各
々の回転で倍率は異なるが、倍率の大きさは回転の符号
には無関係であり、従って、各々の段で符号が異なる
が、同じ大きさの回転を使う一定数の回転に対しては、
全体的な倍率は、合計の回転の角度に無関係であり、倍
率を無視してもよいし、或いは何回もの回転順序の終り
に加えてもよい。これは、複素数積の位相が重要である
様な用途で重要なことである（第２の量Ｂの大きさが１
であって、スカラー乗算器12を省略することが出来、こ
の為、乗算器を全く必要としない場合、特に重要であ
る）。例として、ｎ＝８段の回転は、下記の表１の符号
選択情報を利用して、±0.6゜の精度で実施することが
出来る。
入力のCR及びCIデータ・ワードの符号を修正して、±90
゜の回転を実行し、符号を修正したＩ又はＱデータを各
々サイクルＮ＝８クロック・パルスの第１のクロック・
パルス（即ち、クロック・パルス番号Ｃ＝１）に応答し
て、最初にクリアされた関連する累算器手段22に個別に
ロードする。この第１パスの累算データが夫々節11I及
び11Qに現れ、夫々関連する加算器手段の入力26−1b及
び26−2bにも現れる。
符号選択手段14−１又は14−２で表わされる第１段
は、項α１の±90゜の回転を表わす。実数及び虚数軸の
両方のチャンネルにある累算器22から始まる第２段を
（Ｎ−１）回の動作に対して再帰形で利用し、その為
（Ｎ−１）個のCLKパルスしか必要としない。相次ぐク
ロック・サイクルで、Ｃ＝2,3,……８の時、各々の累算
器の内容を他方の累算器の内容と加算する。これは、反
対のチャンネルの符号選択手段14−３及び14−４とシフ
タ信号24−１又は24−２に於ける符号の修正及び切捨て
の後に行なう。この為、Ｎ段の回転には、最初のクロッ
ク・サイクルの最初の（90゜）パルスと、その他の（Ｎ
−１）個のクロック・サイクルとを0.9゜の精度を持つ
回転を行なう為に必要とする。同様に、Ｎ＝７段の回転
では、1.8゜の精度を持つ回転を実施する為に、最初の
パルスと追加の６個のクロック・サイクルとを必要とす
る。これに対してＮ＝６段の回転では、3.6゜の精度を
持った回転を行なう為に、最初のパルスと５個のクロッ
ク・サイクルとを必要とする。５段の手順では、7.1゜
の精度を持つ回転の為に、最初のパルスと４個のクロッ
ク・サイクルとを必要とする。5MHzの入力データ速度を
利用すると、関連する最低クロック周波数Ｆは式Ｆ＝
（Ｎ−１）Ｄで表わされる。こゝでＤは入力データ速度
である。こう云う周波数及びデータ速度が、今日使われ
ている最も多い形式の半導体集積回路で実現するのに見
合ったものであることが認められよう。
加算器及び累算器は45゜から０゜までの回転に対処す
る位の奥行のビット密度を持っていなければならない
し、各段の回転に対する倍率をも考慮に入れなければな
らない。この倍率は1.65の値に漸近的に近付く。この発
明では、加算器及び累算器を入力データのビット密度よ
りも更に２ビット奥行が深くなる様に設計すれば、両方
の因子に対処する十分な余裕が得られることが判った。
即ち、入力信号が７ビットのデータ・ワード（例えば、
Ｐ＝７）であれば、（Ｐ＋２）＝９ビットの奥行の加算
器、累算器及びシフタを用いる。
この複素数乗算器10は、0.9mm×1.2mmの面積を持つCM
OSシリコン回路として集積されているが、１例として、
これはＡを検出器の複素数出力データ、Ｂを複素数基準
データ入力及びＣを複素数検出器データ入力として、次
の式 によって左右されるＭタップのベースバンド相関検出器
に利用することが出来る。同様に、Ｍ個の点を持つ離散
的なフーリエ変換を左右する方程式は次の通りである。
こゝでＡは複素数順序ａの複素数の離散的なフーリエ変
換であり、WMは１のＭ番目の複素数根である。従って、
相関の場合でも離散的なフーリエ変換の場合でも、基本
的な処理工程は複素数の乗算−累算であることが理解さ
れよう。相関の例では、複素数乗算した出力は次の形で
ある。
AR＝BRCR＋BICI （７） こゝで添字のＲは実数成分、添字のＩは虚数成分を表わ
し、 AI＝BRCI−BICR （８） この複素数乗算は次の様に書換えることが出来る。
AR＝|B|（CRcosφ−CIsinφ） （９） AI＝|B|（CRsinφ＋CIcosφ） （10） 基準量Ｂの係数を実数及び虚数部分のデータではなく、
大きさ|B|及び位相φのデータとしてロードする場合、
第１図の回路を乗算−累算セルに対する複素数乗算器と
して使うことが出来ることが理解されよう。即ち、各々
の乗算−累算セルに対するCORDICが同じ段数を持ってい
るから、倍率Ｋ（φ）は全てのセルに対して同じであ
り、個々の大きさの係数を変更することにより、又は相
関器の最終的な出力に倍率をかけることにより、倍率を
はっきりと考慮に入れることが出来る。第１図の構造
は、CORDICプロセッサ10を使うことによって、２つの乗
算器及び２つの加算器を省略することが出来るから、従
来の複素数乗算セルよりも効率がずっとよいことが理解
されよう。複素数相関の例では、第１図の回路は、離散
的なフーリエ変換（DFT）アルゴリズムに於ける複素数
乗算は大きさが１、即ち|WM|＝１であるから、離散的な
フーリエ変換（DFT）の計算を効率よくする為に、更に
簡単にすることが出来る。即ち、両方の乗算器12を省略
し、非常に簡単にした回路が得られる。
計算を更に速くする為、CORDIC乗算器の再帰形の第２
の部分又は位相回転手段11は、逐次形又はパイプライン
形のアーキテクチュアに置換えることが出来る。現在好
ましいと考えられる１つのパイプライン形CORDIC乗算器
11′が第２図に示されている。Ｐビットの実数軸Ｉデー
タ・ワードが入力11′ａに加えられ、Ｐビットの虚数軸
Ｑデータ・ワードが入力11′ｂに加えられる。Ｉ又はＱ
データ・ワードの両方が、±90゜の回転を行なう第１の
部分で、符号選択手段14−１又は14−２の内の関連する
一方の作用を別々に受ける。第２の部分で、複数個（Ｎ
−１個）の同一の段30を用いる。図面に示したＮ＝５の
実施例では、４段30a乃至30dを使う。各段30は夫々同一
の実数軸及び虚数軸部分30−１及び30−２を有する。各
々の部分で、入力31a又は31bのデータ・ワードがシフト
手段32a又は32bの入力と、加算器手段34a又は34bの入力
とに結合される。ビット・シフタ手段32の出力が符号選
択手段36a又は36bの入力に結合される。各々の符号選択
手段は、インバータ（−１）手段37とマルチプレクサMU
X手段38とで構成される。関連する１つの入力40a,40b,
……40a,40bにある符号選択制御信号が、符号制御
手段41の関連する出力41b乃至41iに出る。符号選択手段
が符号制御入力11′ｃにＳビット幅の符号制御データ・
ワードを受取る。このデータ・ワードがMUX手段の出力4
2a,42b,……42a又は42bに於ける各々の信号の２進
状態を決定する。出力42a又は42bが、同じ段の反対側の
チャンネル部分に対する加算器手段34の関連する第２の
入力44b又は44aに交差結合される。例えば、第１段30a
の実数軸部分の加算器手段に対する第２の入力44aが、
虚数軸チャンネルの出力42bに交差結合され、虚数軸チ
ャンネルの加算器手段の第２の入力44bが実数軸チャン
ネルの出力42aに接続されると云う様になる。１ｋ
（Ｎ−１）として、各々ｋ番目の段30kにあるシフタ手
段32kが、前の（ｋ−１）番目の段30（ｋ−１）にある
シフタ手段よりも１つ多くのビットをシフトする。ｋ番
目の段30kは（ｋ−１）ビットのシフト手段32kを使う。
従って、第１段のシフタ手段32a,32bは、除数１の除算
機能では、０ビットだけシフトし、これは通抜けの接続
によって実効的に置換えることが出来る。即ち、利用し
ない。第２段30bにあるビット・シフタ32a′及び32b′
が更に１つ余分のビットで除算し、従ってａ＝１であ
り、除数２の除算機能が行なわれる。同様に、第３段30
cでは、シフトは、除数４の除算機能では、ｂ＝２ビッ
トであり、第４段30dのシフタ手段32aは、除数８の除
算機能に対し、ｃ＝３ビットだけシフトする。このパイ
プライン形CORDICアーキテクチュアは第１段のパルスし
か必要とせず、実質的に合計Ｎ段を通る論理回路の遅延
によって設定される速度を持つ。これは再帰形CORDICの
実施例で得られる結果よりも、殆んど常にずっと速い計
算になる。
次に第３図について説明すると、再帰又はパイプライ
ン形CORDIC回転装置11又は11′の一方又は両方は、２つ
の複素数の積を発生する別の実施例の乗算装置10′に利
用することが出来る。第１の複素数N1を|V1|、 （第3a図）として表わし、第２の複素数N2を|V2|、 （第3b図）として表わせば、（I1＋iQ1）・（I2＋iQ2）
の積Ｐは である。第１の複素数は、ベクトルV1として、その位相
角φ１だけ回転させて、その虚数部分を除き、実数の剰
余だけで終わる様にすること、即ち、I1′＝|V1|＝|A1|
及びQ1′＝０にすることが出来ることが理解されよう。
そうする時、位相角φ１を解析して、その結果得られる
回転した第２のベクトルV2′が に等しくなり、この時量I1′として利用し得る|A1|とス
カラー積を求めさえすれば、最終的な複素数の積Ｐが得
られる様に、第２の複素数ベクトルV2に加えるべき回転
の符号を決定する。この完全に複素数の乗算器10′が、
第１の複素数N1及び第２の複素数N2の両方を、夫々実数
又は同相部分I1又はI2並びに夫々の虚数又は直角位相部
分Q1又はQ2を表わす入力データとして受取る。従って、
第１の複素数N1が同相部分のデータ・ワードI1として第
１の入力10′ａに現れると共に、直角位相部分のデータ
・ワードQ1として別の入力10′ｂに現れる。第２の複素
数N2は、実数部分のデータ・ワードI2が入力10′ｃに現
れ、虚数部分のデータ・ワードQ2が入力10′ｄに現れ
る。第１の複素数の実数部分I1及び虚数部分Q1のデータ
・ワードが、第１のCORDIC回転手段11−１に入力され、
第２の複素数の実数部分及び虚数部分I2,Q2のデータ・
ワードが第２のCORDIC回転手段11−２に入力される。両
方の回転装置の回転角度は少なくとも部分的には、回転
制御入力11−1c又は11−2cの信号（この入力は第１図及
び第２図の回転装置の符号制御入力11cに対応する）に
よって制御される。節11−1Q（これは第１図の節11Q又
は第２図の節11Q−１に対応する）の信号が、符号制御
手段50の入力50aに印加され、節11−1Qのデータを、第
１の回転手段11−１のゼロの残留位相角を表わす一定デ
ータ・パターンと比較することにより、各々の出力50b,
50c（従って、それに接続された回転制御入力11−1c及
び11−2c）の２進信号の状態を決定する。即ち、第１の
回転手段の位相角φ１が、近似的に０゜の残留位相角ま
で相次いでデクレメントされ、これに対して第２の回転
手段の合計位相角φＴを同じ回転角度だけインクレメン
トして、φ１０゜の時、φＴ（φ１＋φ２）にな
り、所望の積Ｐの位相角になる様にする。節11−1Qのデ
ータが、数N1が直角位相成分を持つこと、即ち角度φ１
が０゜ではないことを示す時に、回転が開始される。入
力50aのデータに応答して、入力11−1c及び11−2cの信
号の論理状態を決定して、それに対して入力されたデー
タ・ワードの位相から、次のｎに対する次の増分角度
θ′＝tan-1（1/2n）を両方の回転装置によって加算又
は減算させる。従って、両方の回転装置に於ける回転の
符号が、第１の回転手段11−１にある剰余“Q1"の符号
によって決定され、０゜に向って順次強制的に近似す
る。実際には、第１の回転装置11−１は、一連のCORDIC
回転を通じて、第１の複素数データ・ワードN1を、第１
の複素数の大きさを表わす実数A1に変換する。CORDIC回
転が所定の段数を完了すると、出力50b,50cは変化しな
くなり、出力50dに、そしてその後乗算器の出力10′ｒ
に位相回転完了READY信号が発生される。この時、第２
の回転手段のI2′出力11−2dの同相データ・ワード及び
Q2′出力11−2eの直角位相データ・ワードは夫々次の様
に表わされる。
第１の回転装置のＩ出力11−1dからの|A1|データ・ワー
ドが、この時節10′ｅを介して、第１及び第２のスカラ
ー乗算手段52,54の入力52a,54aに現れる。I2′データ・
ワードが第１の乗算手段52の第２の入力52bに結合さ
れ、Q2′データ・ワードが第２の乗算手段54の第２の入
力に結合される。第１の乗算手段の出力52cのＩ″デー
タ・ワードが複素数CORDIC乗算器の出力10′ｆに現れ、
これがRe（Ｐ）＝|A1||A2|cos（φＴ）のデータであ
り、第２の乗算手段の出力54cのＱ″データ・ワードが
複素数CORDIC乗算器の出力50′ｇに現れ、これがIm
（Ｐ）＝|A1||A2|sin（φＴ）のデータである。
次に第４図（第4A及び4B図よりなる）について説明す
ると、第３図の回転装置11−１及び11−２と符号制御手
段50は、計算速度の速いパイプライン形乗算器集成体1
1′で実現することが出来る。第１のＮ段逐次形CORDIC
乗算器60aが第１段60−1aを持ち、これは入力11′ａか
ら符号選択手段61−1a（インバータ62及びMUX手段64で
構成される）の所で、実数軸I1データを受取ると共に、
入力11bから別の符号選択手段61−1bの所で虚数軸Q1デ
ータを受取り、符号選択ビット（この第１段に対するも
のだけ）がQ1入力データから取出される。第１の乗算器
60aは、この後略同一の複数個（Ｎ−１）の段60−2a乃
至60−naを持ち、その各々は、Ｉ及びＱ部分に対して、
夫々符号選択手段61−2a乃至61−na又は61−2b乃至61−
nbを含む同一の部分と、除数（2I-1）の除算手段66−１
乃至66−（ｎ−１）と（こゝで１ＩＮであり、Ｉは
段の番号である）、加算器手段68−１乃至68−（ｎ−
１）とを持っている。第２のＮ段の逐次形CORDIC乗算器
60bは、第１段60−1bと（Ｎ−１）個の後続の同一の段6
0−2b乃至60−nbとの同じ構成を有する。（第１の乗算
器60aの各段のMUX符号選択制御入力65−１乃至65−ｎ
の）符号ビットが、複数個（Ｎ個）の論理インバータ70
−１乃至70−ｎの内の関連する１つによって反転され、
この為、第１のCORDIC乗算器60aの任意の段のＱ出力の
符号ビットが、両方の乗算器60a及び60bの次段の回転の
符号を決定する。従って、符号ビットが２つのパイプラ
イン形CORDIC構造60a及び60bの間で反転され、この為、
第１の乗算器60aが第１の入力データ（I1及びQ1）を出
力Ｉ′及びＱ′に於ける（φ１＋φ２）に等しい位相φ
Ｔへ回転し、第２の乗算器60bが第２の入力データをゼ
ロの位相に回転し、実数出力11′ｅに|A1|の大きさを発
生する（そして剰余出力11′ｒに略ゼロの大きさの剰余
を発生する。このＱ出力は二重回転装置の誤差の目安で
ある）。Ｉ′及びＱ′データには、その乗算を必要とす
る場合、第３図の実施例の様に、手段52及び54によって
|A1|データのスカラー乗算を行なうことが出来る。
これらの複素数乗算器構造の各々は、従来の複素数乗
算器に比べて多数の利点がある。第１に、最も重要なこ
とであるが、位相と振幅の精度を切離すことが出来る。
振幅の切捨てが最終的な答の位相の精度に影響しない
し、逆も真である。第２に、こう云う実施例の複素数乗
算器10′（１対のCORDIC装置11−１及び11−２を用いる
か又は１個の装置11′を用いる）は、中間段階の結果を
生ずるが、これは用途によっては役に立つことがある。
例えば、これらの構造に対する一方の入力が単に他方の
入力の共役複素数である場合、こう云う装置は同時に出
力10′又は10″ｅに入力信号の振幅を出し、出力10′ｆ
又は10″ｆに入力信号のエネルギを出す。従って、この
実施例は大きさ及びエネルギの同時の検出器として使う
ことが出来る。第３図及び第４図の構造は、他のどの乗
算器の構成よりも、複素数乗算に対してずっと融通性の
ある方式を表わす。
この発明の新規な複素数CORDIC乗算器の現在好ましい
と考えられる幾つかの形式並びにその中で用いられるCO
RDIC回転装置の形式を例として説明したが、当業者に
は、種々の変更が考えられよう。従って、この発明は特
許請求の範囲によって限定されるものであって、こゝで
説明した好ましい実施例の説明によって何等制約されな
いことを承知されたい。
【図面の簡単な説明】
第１図はこの発明の第１の形式の複素数ディジタル乗算
器の簡略ブロック図、第２図は第１図の複素数乗算器に
示した再帰形CORDIC手段の代りに使われる逐次形又はパ
イプライン形CORDIC手段の現在好ましいと考えられる別
の実施例の簡略ブロック図、第３図はこの発明の別の形
式の複素数ディジタル乗算器のブロック図、第3a図及び
第3b図は第３図の複素数ディジタル乗算器の動作の説明
をするのに役立つ考えを示すベクトル図、第4A及び4B図
は両者が合わさって、第３図の装置に於ける複素数乗算
を行なう、現在好ましいと考えられる実施例の逐次形又
はパイプライン形手段を示す簡略ブロック図である。 ［主な符号の説明］ 10f,10g:出力 11a,11b:入力 14−1,14−2:符号選択手段 14−3,14−4:符号選択手段（再帰部分） 22−1,22−2:累算器 24−1,24−2:シフタ 26−1,26−2:加算器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム・アーネスト・エンゲラー アメリカ合衆国、ニューヨーク州、スケ ネクタデイ、セイント・ステファンズ・ レーン、88番 (56)参考文献 特開 昭62−79522（ＪＰ，Ａ) 特表 昭60−501186（ＪＰ，Ａ) Ｍａｌａｉｐｅｒｕｍａｌ Ｓｕｎｄ ａｒａｍｕｒｔｈｙ，ｊａｙ Ｒ．Ｓｏ ｕｔｈａｒｄ，”Ａ ＣＵＳＴＯＭ Ｉ Ｃ ＦＯＲ ＬＩＮＥＡＲ ＤＥＴＥＣ ＴＩＯＮ”，ＩＥＥＥ ＣＯＭＰＣＯＭ 86［Ｓｐｒｉｎｇ］，1986年，Ｉｎｓ ｔｉｔｕｄｅ ｏｆ Ｅｌｅｃｔｒｉｃ ａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｎｅｅｒｓ，Ｉｎｃ．，ｐ. 498−502 ＪＡＣＫ Ｅ．ＶＯＬＤＥＲ，”Ｔｈ ｅ ＣＯＲＤＩＣ Ｔｒｉｇｏｎｏｍｅ ｔｒｉｃ Ｃｏｍｐｕｔｉｎｇ Ｔｅｃ ｈｎｎｉｑｕｅ”，ＩＲＥ Ｔｒａｎｓ ａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｉ ｃ ｃｏｍｐｕｔｅｒｓ Ｖｏｌｕｍｅ ＥＣ−８，Ｎｕｍｂｅｒ ３，（1959 年９月）Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｒ ａｄｉｏ Ｅｎｇｉｎｅｅｒｓ，Ｉｎ ｃ．，ｐ．330−334

Claims (18)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の複素数Ｃの実数部分CR及び虚数部分
    CIの各々を表わすディジタル・データ・ワードを受取る
    手段と、 前記第１の複素数の実数部分及び虚数部分の各々を、＋
    90゜及び−90゜の内の選ばれた第１の角度増分α１だけ
    回転させて、関連するディジタル・データ・ワードＩ及
    びＱの各々を形成する手段を含む第１の部分と、 Ｎを２より大きい正の整数とし、２≦ｉ≦Ｎとして、且
    つ各々の増分角度αｉが角度α１より小さいが、次の増
    分角度αi+1よりも大きいとして、前記第１の部分から
    受取ったディジタル・データ・ワードＩ及びＱの各々
    を、正及び負の増分角度αｉのうちの各々の選ばれた増
    分角度で再帰的に回転修正する手段を含む再帰部分と、 振幅／回転角度の形で表わした第２の複素数Ｂの回転角
    度φ部分を表わすディジタル・データ・ワードを受取
    り、前記第１の部分に於ける角度α１並びに前記再帰部
    分に於ける増分角度αｉの全ての符号を制御して、第２
    の複素数の回転角度φを近似する手段と、 前記第２の複素数Ｂの実数部分をBR及び虚数部分BIと表
    して、Ｎ個の全ての角度にわたる回転修正の後、（BRCI
    −BICR）にほぼ等しい虚数部分回転出力ディジタル・デ
    ータ・ワードAIを実数部として、且つ（BRCR＋BICI）に
    ほぼ等しい実数部分回転出力ディジタル・データ・ワー
    ドARを虚数部として夫々供給する手段とを有する再帰CO
    RDIC回転装置。
  2. 【請求項２】前記第１の角度増分α１だけ回転する手段
    が、前記符号を制御する手段からの第１及び第２の符号
    制御回路の夫々１つに応答して、前記第１の複素数の実
    数部分及び虚数部分の夫々に対して同じ符号及び反転し
    た符号の一方を選択する手段を含む請求項１記載の再帰
    CORDIC回転装置。
  3. 【請求項３】各々の増分角度が、ｎ＝ｉ−２として、α
    ｉ＝tan-1（2-n）である請求項２記載の再帰CORDIC回転
    装置。
  4. 【請求項４】ｉが８未満である請求項３記載の再帰CORD
    IC回転装置。
  5. 【請求項５】再帰部分の回転する手段が、前記第１の部
    分からのＩディジタル・データ・ワード及び逐次的にシ
    フトさせた（Ｎ−１）個の第１のディジタル・データ・
    ワードの内の夫々逐次的な１つを累算する第１の手段
    と、前記第１の部分からのＱディジタル・データ・ワー
    ド及び逐次的にシフトさせた（Ｎ−１）個の第２のディ
    ジタル・データ・ワードの逐次的な１つを累算する第２
    の手段と、前記符号を制御する手段からの第１の符号選
    択手段符号制御信号に応答して、その時前記第１の累算
    手段から供給されるディジタル・データ・ワードの符号
    を選択的に反転する第１の符号選択手段と、前記符号を
    制御する手段からの第２の符号選択手段符号制御信号に
    応答して、その時前記第２の累算手段から供給されるデ
    ィジタル・データ・ワードの符号を選択的に反転する第
    ２の符号選択手段と、前記符号を制御する手段から第１
    のシフト手段制御信号が発生する度に、前記第１の符号
    選択手段からのディジタル・データ・ワードのビットを
    予定の方向に１ビットだけシフトする第１の手段と、前
    記符号を制御する手段からの第２のシフト手段制御信号
    が発生する度に、前記第２の符号選択手段からのディジ
    タル・データ・ワードのビットを予定の方向に１ビット
    だけシフトする第２の手段と、前記第１の累算手段及び
    前記第２のシフト手段からのディジタル・データ・ワー
    ドを加算して、前記第１の累算手段に対する逐次的にシ
    フトさせた（Ｎ−１）個の第１のディジタル・データ・
    ワードの逐次的な１つを供給すると共に、AI出力ディジ
    タル・データ・ワードとして供給する第１の加算器手段
    と、前記第２の累算手段及び前記第１のシフト手段から
    のディジタル・データ・ワードを加算して、前記第２の
    累算手段に対する逐次的にシフトさせた（Ｎ−１）個の
    第２のディジタル・データ・ワードの逐次的な１つを供
    給すると共に、AR出力ディジタル・データ・ワードとし
    て供給する第２の加算器手段とを有することを特徴とす
    る請求項３記載の再帰CORDIC回転装置。
  6. 【請求項６】第１の複素数の実数部分及び虚数部分の各
    々を表わすディジタル・データ・ワードを受取る手段
    と、 第１及び第２の複素数の実数及び虚数部分の各々を、＋
    90゜及び−90゜の内の選ばれた第１の角度増分α１だけ
    別々に回転させる段手段を含む第１の部分と、 Ｎを２より大きい正の整数として、複数個（Ｎ−１個）
    の段手段を含む第２の部分であって、各々の段手段は１
    対の入力の実数及び虚数部分からなるディジタル・デー
    タ・ワードを、２≦ｉ≦Ｎとして、且つ各々のｉ番目の
    段手段の増分角度αｉが角度α１より小さいが、次の段
    手段の増分角度αi+1よりも大きいとして、各々の段手
    段は１対の入力の実数及び虚数部分からなるディジタル
    ・データ・ワードを、正及び負の増分角度αｉのうちの
    選ばれた増分角度で再帰的に回転修正し、当該第２の部
    分の第１の段手段に対する１対の入力ディジタル・デー
    タ・ワードは前記第１の部分から受取り、当該第２の部
    分の他の任意の段手段に対する１対の入力ディジタル・
    データ・ワードはその直前の段手段から受取る様になっ
    ている当該第２の部分と、 振幅／回転角度の形で表わした第２の複素数の回転角度
    φ部分を表わすディジタル・データ・ワードを受取っ
    て、前記第１の部分に於ける角度α１並びに前記再帰部
    分に於ける全ての増分角度αｉの符号を制御して、第２
    の複素数の回転角度φを近似する手段と、 Ｎ個の角度全部にわたる回転修正の後、虚数部分の回転
    出力ディジタル・データ・ワードを実数部として、且つ
    実数部分の回転出力ディジタル・データ・ワードを虚数
    部として夫々供給する手段とを有する逐次CORDIC回転装
    置。
  7. 【請求項７】前記第１の角度増分α１だけ回転する手段
    が、前記符号制御手段からの第１の増分符号制御信号に
    応答して、第１及び第２の複素数の実数及び虚数部分の
    選ばれた一方に対して同じ符号及び反転した符号の内の
    一方を選択する手段を含む請求項６記載の逐次CORDIC回
    転装置。
  8. 【請求項８】各々の増分角度が、ｎ＝ｉ−２として、α
    ｉ＝tan-1（2-n）である請求項７記載の逐次CORDIC回転
    装置。
  9. 【請求項９】ｉが８未満である請求項８記載の逐次CORD
    IC回転装置。
  10. 【請求項１０】各々の段手段が、該段手段に入力される
    実数部分のディジタル・データ・ワード及び虚数部分の
    ディジタル・データ・ワードの両方を受取る手段と、前
    記実数部分の入力ディジタル・データ・ワードのビット
    を予定の方向にｎビットだけシフトする第１の手段と、
    虚数部分の入力ディジタル・データ・ワードのビットを
    前記予定の方向にｎビットだけシフトする第２の手段
    と、前記符号を制御する手段からの第１の符号選択手段
    制御信号に応答して、前記第１のシフト手段からのシフ
    ト済みディジタル・データ・ワードの符号を選択的に反
    転する第１の符号選択手段と、前記符号を制御する手段
    からの第２の符号選択手段制御信号に応答して、第２の
    シフト手段からのシフト済みディジタル・データ・ワー
    ドの符号を選択的に反転する第２の符号選択手段と、実
    数部分の入力ディジタル・データ・ワード及び前記第２
    の符号選択手段からのディジタル・データ・ワードを加
    算して当該段手段からの実数部分の出力ディジタル・デ
    ータ・ワードを発生する第１の加算器手段と、虚数部分
    の入力ディジタル・データ・ワード及び前記第１の符号
    選択手段からのディジタル・データ・ワードを加算し
    て、当該段手段からの虚数部分の出力ディジタル・デー
    タ・ワードを発生する第２の加算器手段とを有し、前記
    符号を制御する手段は、（Ｎ−１）個の段手段全部に対
    する全ての第１及び第２の符号制御手段制御信号が、受
    取った回転角度φデータに応答して供給される付加的な
    出力を持っている請求項８記載の逐次CORDIC回転装置。
  11. 【請求項１１】実数部分のディジタル・データ・ワード
    CR及び虚数部分のディジタル・データ・ワードCIとして
    表わされた第１の複素数Ｃと、大きさ|B|のディジタル
    ・データ・ワード及び位相角φのディジタル・データ・
    ワードとして表わされた第２の複素数Ｂとの積である出
    力ディジタル・データを発生する装置に於て、 少なくとも前記第１の複素数の実数部分のディジタル・
    データ・ワードCR及び虚数ディジタル・データ・ワード
    CIを受取って、入力実数部分ディジタル・データ・ワー
    ドＩ及び入力虚数部分ディジタル・データ・ワードＱを
    供給する入力手段と、 位相角φのディジタル・データ・ワードに応答して、前
    記入力実数部分ディジタル・データ・ワードＩ及び前記
    入力虚数部分ディジタル・データ・ワードＱを夫々回転
    修正して、出力ディジタル・データ・ワードＱ′及び出
    力ディジタル・データ・ワードＩ′を夫々求めるCORDIC
    手段と、 夫々出力Ｑ′及びＩ′ディジタル・データ・ワードを受
    取って、前記複素数Ｂ及びＣの積に比例する出力複素数
    Ａを得るために出力ディジタル・データ・ワードの虚数
    部分AI及び出力ディジタル・データ・ワードの実数部分
    ARを夫々発生する出力手段とを有する装置。
  12. 【請求項１２】CORDIC手段が再帰CORDIC回転装置である
    請求項11記載の装置。
  13. 【請求項１３】前記出力手段が、第２の複素数の大きさ
    |B|のディジタル・データ・ワードを受取る手段と、実
    数部分のディジタル・データ・ワードＩ′及び虚数部分
    のディジタル・データ・ワードＱ′の夫々と大きさ|B|
    のディジタル・データ・ワードとのスカラー積を求め
    て、実数部分AR及び虚数部分AIのディジタル・データ・
    ワードを夫々求める手段とを有する請求項12記載の装
    置。
  14. 【請求項１４】CORDIC手段が逐次CORDIC回転装置である
    請求項11記載の装置。
  15. 【請求項１５】前記出力手段が更に、第２の複素数の大
    きさ|B|のディジタル・データ・ワードを受取る手段
    と、実数部分のディジタル・データ・ワードＩ′及び虚
    数部分のディジタル・データ・ワードＱ′の夫々と大き
    さ|B|のディジタル・データ・ワードとのスカラー積を
    求めて、実数部分AR及び虚数部分AIのディジタル・デー
    タ・ワードを夫々求める手段とを有する請求項14記載の
    装置。
  16. 【請求項１６】実数部分のディジタル・データ・ワード
    I1及び虚数部分のディジタル・データ・ワードQ1として
    表わされた第１の複素数と、実数部分のディジタル・デ
    ータ・ワードI2及び虚数部分のディジタル・データ・ワ
    ードQ2として表わされた第２の複素数との積である出力
    ディジタル・データを発生する装置に於て、 ｉを正の整数として、Ｎ個の期間の各々ｉ番目の期間
    に、別のディジタル・データ・ビットの状態に応答し
    て、入力の実数部分のディジタル・データ・ワードＩ及
    び入力の虚数部分のディジタル・データ・ワードＱを、
    α１を±90゜の選ばれた一方、そしてＮを２より大とし
    て、２≦ｉ≦Ｎに対し、αｉをtan-1（2-n）（但しｎ＝
    ｉ−２）として、角度αｉだけ回転修正して、出力ディ
    ジタル・データ・ワードＱ′及び出力ディジタル・デー
    タ・ワードＩ′を夫々求める第１及び第２のCORDIC手段
    を有し、第１のCORDIC手段は夫々のデータ・ワードI1及
    びQ1を夫々実数部分及び虚数部分のデータ・ワードとし
    て受取って、少なくとも１つの出力データ・ワードI0及
    び有効な出力角度が略ゼロである時に符号の状態を変え
    る信号を発生し、第２のCORDIC手段は夫々のデータ・ワ
    ードI2及びQ2を実数部分及び虚数部分のデータ・ワード
    として受取って、夫々実数部分及び虚数部分の出力デー
    タ・ワードＩ″及びＱ″を発生し、 更に、各々のｉ番目の期間に、符号状態信号が符号を変
    えるまで、両方のCORDIC手段によって出力ディジタル・
    データ・ワードを回転修正させる様に選ばれたデータ状
    態を前記別のディジタル・データ・ビットに持たせる手
    段と、夫々出力Ｉ″及びＱ″ディジタル・データ・ワー
    ドを受取って、出力ディジタル・データの虚数部分Ｉ′
    及び出力ディジタル・データ・ワードの実数部分Ｑ′を
    夫々発生する出力手段とを有する装置。
  17. 【請求項１７】各々のCORDIC手段が再帰CORDIC回転装置
    である請求項16記載の装置。
  18. 【請求項１８】前記出力手段が更に、第１のCORDIC手段
    の出力データ・ワードI0を受取る手段と、実数部分の出
    力Ｉ″データ・ワード及び虚数部分の出力Ｑ″ディジタ
    ル・データ・ワードにI0データ・ワードを乗じたスカラ
    ー積を求めて、夫々実数部分Ｉ′及び虚数部分Ｑ′のデ
    ィジタル・データ・ワードを求める手段とを有する請求
    項17記載の装置。
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