SU760092A1 - Матричное арифметическое устройство 1 - Google Patents

Description

Изобретение относится к области цифровой) вычислительной техники и может быть использовано в составе универсальных или специализированных цифровых машин, а также автономно для быстрого выполнения арифметических операций, отыскания модулей значений функций,⁵ обратных заданным, и модулей корней одномерных алгебраических уравнений.

Известны матричные арифметические устройства предназначенные для быстрого выполнения арифметических операций, отличающиеся друг от друга набором выполняемых арифметических операций и алгоритмами выполнения этих операций. В основу матричных арифметических устройств положена матрица комбинационных одноразрядных сумматоров.

Для выполнения арифметической операции в таких условиях необходимо задать коды операндов и сигнал управления на шину выполнения требуемой операции. После завершения переход-₂₀ ных процессов в устройстве формируется результат выполнения заданной операции над операндами. Основное достоинство матричных арифметических устройств — высокое быстродействие,

2

обеспечиваемое параллельным выполнением операций. Приводимые аналоги имею^т следующий недостаток: они могут выполнять только фиксированный набор арифметических операций [1],

[2] и [3].

Наиболее близким по технической реализации к предложенному являются устройства [31, содержащие η-разрядный регистр и η т одноразрядных комбинационкых сумматоров, образующих матрицу из η строк и т столбцов, в которой каждый выход переноса каждого ί-го .

(ί = 2-п) сумматора ϊ-го (1 = 1-т) столбца соединен с первым входом (ϊ—1)-γο сумматора того же 1-го столбца.

Устройство-прототип выполняет только операцию умножения над модулями операндов, представленных в двоичных кодах с фиксироваююй запятой. Выполнение других операций в таком устройстве невозможно.

Цель настоящего изобретения — расширение функциональных возможностей устройства путем в полнения арифметических операций деления, извлечения корня и решения уравнений.

760092

3

Поставленная цель достигается тем, что в матричное арифметическое устройство, содержащее η-раэрядный регистр и матрицу, содержащую η строк и т столбцов из т η одноразрядных комбинационных сумматоров, в которой ₅ каждый выход переноса ΐ-го (ϊ = 2-п) сумматора }-го 0 = 1—т) столбца соединен с первым входом (ί-Ι)-το сумматора, цго столбца, введено т цифровых функциональных преобразователей, причем каждый второй вход /го сум- ю матора к-го (к = 1—п) столбца матрицы подключен к выходу к-го разряда регистра, каждый третий вход к-го сумматора ί-го столбца матрицы соединен с к-м выходом ΐ-го цифрового функционального преобразователя, каждый ₁₅ выход суммы первого сумматора !-го (1 = 1 — т-ί) столбца матрицы подсоединен к !-му входу (I 4 1)-го цифрового функционального преобразователя.

На фиг. 1 представлена'блок-схема матрич- ₂θ ного арифметического устройства.

Оно содержит матрицу η · т-одноразрядных комбинированных сумматоров 1, т цифровых функциональных преобразователей 2, п-разрядный регистр 3. Входом устройства является вход 4 регистра, а выходом - выход 5 матрицы сумматоров.

Цифровые функциональные преобразователи 2 являются комбинационными вычислительными устройствами (при задании аргумента функция формируется сразу же по завершении переходных процессов в устройстве). Цифровой функциональный преобразователь на ί(] = 1, 2, гл— 1) входов включает дешифратор, р логических схем ИЛИ, η коммутаторов и р п-разрядных регистров. Входом цифрового функционального преобразователя является вход дешифратора, выходом - выходы коммутаторов. Последовательно каждые 2 ³/р выходов дешифратора (2 ³ — общее количество выходов дешифратора, р — целое число, такое, что 2¹ делится на р без остатка) соединены с 2 ³ /р Входовыми схемами ИЛИ. Выход каждой ϊ-й (ί = 1, 2, ...,р) схемы ИЛИ соединен с каждым ϊ.-м информационным входом каждого к-го (к = 1, 2,..., п) коммутатора. Каждый ϊ-й управляющий вход к-го коммутатора соединен с к-м (к = 1,2,...,п) выходом ϊ-го (ί = 1, 2, р) регистра. Цифровой функциональный преобразователь, обслуживающий первый столбец матрицы сумматоров ⁵⁰ 1 (количество входов ϊ = 0) включает только лишь один регистр, в который перед началом работы записывается функция ί (х) при х=0,5.

Для работы цифровых функциональных преобразователей в заявленном устройстве доста- ⁵⁵ точно использования р Ь-разрядных регистров (р регистров - общие для всех т цифровых функциональных преобразователей).

Цифровой функциональный преобразователь работает следующим образом.

Перед началом работы функция 1(х), которую необходимо воспроизвести,' аппроксимируется р прямоугольными участками. Значение аппроксимированной функции на ϊ-м (ί = 1,

2, ..., р) участке записывается в ί-й регистр. После этого преобразователь готов к работе.

При поступлении на вход дешифратора кода аргумента х по завершении переходных процессов на выходах коммутаторов формируется функция ί(χ). В зависимости от того, какому из р участков принадлежит аргумент х, на выходах коммутаторов формируется значение аппроксимированной функции, записанное в одном из р регистров. Количество выбранных участков р определяет количество оборудования цифрового : функционального преобразователя и точность воспроизведения исходной функции.

Поясним работу преобразователя на примере.

Пусть необходимо воспроизвести функцию ί (х) = х² и задано ) = 3, η = 5, ρ = 4. Аппроксимируем заданную функцию следующим образом.

При х = 0,00, х = 1,00, х =0,01, х = 1,01, ί(χ);

= 0,0001 и при х = 0,10, х = 1,10, X = 0,11, х = 1,11, ί(х) = 0, ОНО (в данном примере принято, что первый разряд является знаковым). В первый и третий регистры записывается код 0,0001, во второй и четвертый - код 0,0110. Восемь выходов дешифратора с помощью четырех двухвходовых схем ИЛИ объединены последовательно в четыре группы. В зависимости от кода аргумента х на выходе одной из схем ИЛИ формируется логическая единица. Если единица появляется на выходе первой или третьей схемы ИЛИ, то на выходах коммутаторов формируется код 0,0001, если единица оказывается на выходе второй или четвертой схемы ИЛИ, то на выходах коммутаторов формируется код 0,0110.

Для частного случая η = т = 4 структурная схема матричного* арифметического устройства представлена на фиг. 2.

Устройство содержит сумматоры 6, выходы 7 переноса которых соединены с первыми входами 8 сумматоров 6, цифровые функциональные преобразователи 9-12, выходы 13-16 которых соединены с третьими входами 17 сумматоров 6, регистр 3, выходы 18—21^ которого подключены ко вторым входам 22 сумматоров 6, выходы 23 суммы сумматоров 6 соединены со входами 24, 25, 26 цифровых функциональных преобразователей 10, 11, 12.

Предлагаемое устройство работает следующим образом.

На гТ) цифровых функциональных преобразователях 2 набирается функция Μ₂·ί(Μ,χ) или функция МзЦ-Л/Цх) решаемого уравнения

ί(χ) = а, а = СопьХ >0· (1)

5

760092

6

Масштабные коэффициенты М₁ и М₂ выбираются из условий

М, <

М₂ <

М₂ <

I ^х макс. 1

1

ί(±Μ,χ

(2)

макс. I

(3)

где х _макс - модуль максимального значения границы нахождения корня уравнения (1).

ί (х) _макс - модуль максимального значения ί(χ) на интервале [-х _макс / _макс 1 изменения аргумента х. Причем функция Μ₂ί(Μ[χ) набирается при выполнении условий

^е <^хмакс.) ⁼ ^^хмакс.> ~ ³ > °> <⁴>

е (0) = ΐ(0) - а < 0

. которые означают, что отыскиваемый корень уравнения (1) положительный.

Функция Μ₂ί(-Μ,χ) набирается при выполнении условий

е (—х ) = ί(— х „ ) —а > 0 (5)

' макс/ > макс. . ^ν '

е (0) = ί (0) -а < 0,

которые означают, что отыскиваемый корень уравнения (1) отрицательный.

В регистр 3 записывается дополнительный код операнда М₂а. Первый функциональный преобразователь воспроизводит функцию МгЦ+М,·/'¹).

Первый столбец матрицы сумматоров 1 вычисляет невязку

е, = Μ₂(ί (+Μ,·2^_<) - а).. (6)

Первая двоичная цифра х, модуля корня уравнения (1) снимается с прямого выхода первого сумматора первого столбца сумматоров 1, определяемая правилом

X] =1, если е ) < 0, (7)

х, =0, если е , > 0.

Второй функциональный преобразователь воспроизводит функцию

МЦЦМЦх, + 2"²) ).

ί

Второй столбец матрицы сумматоров ί вычисляет невязку

е₂ = Μ₂(ί (±М, (х, + 2'^Ζ) ) - а).. (8)

С прямого выхода первого сумматора второго столбца сумматоров 1 снимается вторая цифра модуля корня уравнения (1), определяемая правилом

х₂ = 1, если е ₂ < 0,

х₂ = 0, если е 2 > 0, (9)

ί-й функциональный преобразователь воспроизводит функцию

^χΐ-ι ^{+ 24} ) )’

Μ₂ί (±М] (χιχ₂,

10

15

20

25

30

35

40

45

50

55

С прямого выхода первого сумматора ϊ-γο столбца сумматоров 1 снимается ΐ-я цифра модуля корня уравнения (1), определяемая правилом

х = 1, если е } < 0,

х^· = 0, если е > 0. . (11)

Поясним работу устройства на примере решения уравнения

Ь_к = а, (12)

т.е. выполнение операции деления при а = 0,100, Ь = 0,110. В этом случае масштабные коэффициенты выбираются равными

= М₂ =1. Корень уравнения (12) при выбранных а и Ь положительный, поэтому на цифровых функциональных преобразователях

9—12 набирается функция 0,110-х. В регистр 3 записывается код 1, 100. Первый цифровой функциональный преобразователь 9 воспроизводит код 0,011, снимаемый с выходов 13-16. Первый столбец сумматоров 6 вычисляет невязку е , = 0,011 г 1,100 = 1,111.

Первая двоичная цифра корня Уравнения ¢2), определяемая по знаку невязки е ,, снимается с выхода 23 суммы, равна 1. Второй цифровой функциональный преобразователь 10 воспроизводит код 0,110 (0,100 + 0,010) = 0,100. Второй столбец сумматоров 6 вычисляет невязк}' е₂ = 0,100 + ϊ,ΪΟΟ = 0, 000 ·

Вторая двоичная цифра корня уравнения (12), определяемая по знаку невязки е₂, равна 0. Третий цифровой функциональный преобразователь II воспроизводит код 0,110 (0,100 +

0,001) = 0,011.

Третий столбец сумматоров 6 вычисляет невязку е₃ = 0,011 + 1,100 = 1,111 Третья двоичная цифра корня уравнения (12), определяемая по знаку невязки е₃, равна 1. Четвертый цифровой функциональный преобразователь воспроизводит Код 0,110 0,1011=0,100. Четвертый столбец сумматоров '6 вычисляет не-. вязку е₄ = 0,100 + 1,100 = 0,000.

Четвертая двоичная цифра корня уравнения (12), определяемая по знаку невязки е₄, равна 0. Таким образом получим значение х=0,1010, снимаемого с выходов 23 суммы первых сумматоров соответственно первого, второго, третьего и четвертого столбцов матрицы сумматоров 1.

Рассмотренное устройство, сохраняя основное достоинство матричных арифметических устройств высокое быстродействие, обладает большими функциональными возможностями, а также универсальностью в смысле выполнения арифметических операций. Например, если помимо рассмотренной операции деления устройство должно выполнить операцию извлечения корня х = тГа? то на цифровых функциональных преобразователях 2 набирается функция х², а в регистр 3 записывается дополнительный код числа а, предί-й столбец матрицы сумматоров 1 вычисляет

невязку

е} = М₂ (ί(±Μ, (х,х₂, .... х_а.«+ 2¹) )-а (10)

«Λ**

7 760092

полагается, что здесь и далее Μ, = М₂ = 1. Аналогично можно настраивать устройство на выполнение других арифметических операций. Устройство позволяет также отыскивать модули значений функций, обратных заданным, и моду- ₅ ли корней одномерных алгебраических уравнений. Например, нужно найти модуль значения функции, обратной заданной 1одх = а. Для этого на цифровых функциональных преобразователях 2 набирается функция 1одх, а в регистр 3 ю записывается дополи отельный код числа а. Если необходимо найти модуль корня уравнения х². + созх = а, то на цифровых функциональных преобразователях 2 набирается функция х²+созх, а в регистр 3 записывается дополнительный код ί $ числа а. Во всех рассмотренных случаях модуль решения х снимается с прямых выходов перйых сумматоров столбцов матрицы сумматоров 1..

Положительный технико-экономический эффект заявленного устройства состоит в том, зо что оно позволяет в составе специализированных вычислительных средств повысить быстродействие и универсальность последних.

. ‘ . · ·' «

Claims (1)

1. Формула и з о б р е тек и я

   Матричное арифметическое устройство, содержащее' η-разрядный регистр и матрицу из п строк и т столбцов из т о одноразрядных ₃₀

   комбинационных сумматоров, в которой каждый выход переноса ϊ-го (ϊ = 2-п) сумматора, рго (ϊ = 1—т) столбца соединен с первым входом (Ϊ - 1)-го сумматора ϊ-го столбца, ό тли чающееся тем, что с целью расширения функциональных возможностей путем выполнения арифметических опреаций деления, извлечения корня и решения уравнений, оно содержит т цифровых функциональных преобразователей, причем каждый второй вход ϊ-го сумматора к-го (к = 1—п) столбца матрицы подключен к выходу к-го разряда регистра,. каждый третий вход к-го сумматора ϊ-го столбца матрицы соединен с к-м выходом ϊ-го цифрового функционального преобразователя, каждый выход суммы первого сумматора 1-го (I = 1—т—1) столбца матрицы подсоединен к 1-му входу (I + 1)-го цифрового функционального преобразователя.