SU1465882A1

SU1465882A1 - Устройство дл вычислени обратной величины

Info

Publication number: SU1465882A1
Application number: SU864108252A
Authority: SU
Inventors: Виктор Кириллович Белик; Наталья Ивановна Коновалова
Original assignee: Институт кибернетики им.В.М.Глушкова
Priority date: 1986-08-18
Filing date: 1986-08-18
Publication date: 1989-03-15

Abstract

Изобретение относитс к области вычислительной техники и может быть использовано при построении быстродействующих процессоров цифровой обработки сигналов и арифметических устройств цифровых и комбинированных вычислительных машин. Целью изобретени вл етс повышение быстродействи Устройство содержит регистр- аргумента 1, матрицу умножени 2, блок 3 преобразовани пр мого кода в обратный , комбинационный сумматор 4, эле- . менты ИЛИ 5, НЕ 6, И 7, 8, коммутаторы 9, 10, блок 11 преобразовани пр мого кода в дополнительный, накапливающий сумматор 12, входы 13, шины 14, 15 логических О и I, выходы 16, причем выходымладших разр дов (дробной части числа) матрицы умножени 2 соединены с группой информационных входов коммутатора 9, выходы матрицы умножени 2 соединены с группой информационных входов коммутатора 10, выходы которого соединены со входами блока 11 преобразовани пр мого кода в дополнительный, выходы которого соединены с первой группой входов накапливающего сумматора 12, выход элемента И 8 соединен с управл ющим входом коммутатора 9, выходы которого соединены со входами младших разр дов второй группы входов накап-- ливаюцего сумматора 12, выходы которого соединены со второй группой входов сумматора 4, выходы которого вл ютс выходами 16 устройства и соединены со второй группой входов матрицы умножени .2. 2 ил. г (Л Од ел 00 - - лцг - aui.

Description

14

Изобретение относитс к вычислительной технике и может быть использовано при построении быстродействующих процессоров цифровой обработ1си сигналов и арифметических устройств цифровых и комбинированных нлчисли- тельных машин.

Цель изобретени - повышение быстродействи .

На фиг, I показана структурна схема устройства дл вычислени обратной величины; на фиг„ 2 - графическа иллюстраци процесса получени обратной величины.

Устройство до вычислени обратной величины содержит регистр аргумента 1, матрицу умножени 2, блок преобразовани пр мого кода в обратный , комбинационный сумматор 4, элемент ИЛИ 5, элемент НЕ 6, первьй и второй элементы И 7 и 8, первьй и второй коммутаторы 9 и 0, блок 11 преобразовани пр мого кода в дополнительный и накапливающий сумматор 12, причем входы регистра аргумента 1 вл ютс входами 13 устройства, выходы регистра 1 подключены к перв группе входов матрицы умножени 2 и со сдвигом на один разр д в сторону старших разр дов ко входам блока, вход младшего разр да которого подсоединен к шине 14 логического нул устройства, выходы блока 3 подсоединены к первой группе входов сумматор 4, вход переноса которого подключен к шине 15 логической единицы устройства , выходы младших разр дов матрицы умножени 2 подключены ко входам элемента ШМ 5, выход старшего разр да .матрицы умножени 2 подсоедине ко входу элемента НЕ 6 и ко входу элемента И 7, выход элемента НЕ 6 подключен ко входу второго элемента И 8 и ко входу элемента ИЛИ 5, выход которого подсоединен ко входу первог элемента И 7 и ко входу второго элемента И 8, выходы младших разр дов матрицы умножени 2 подключены к группе информационных входов первого коммутатора 9, выход второго элемента И 8 подключен к управл ющему входу коммутатора 9, выходы матрицы умножени 2 подсоединены к группе информационных входов коммутатора 10, выход первого элемента И 7 подсоединен к управл ющему входу коммутатора 10, выходы которого подключены ко

o

5

0

5

0

входам блока 11, выходы которого подключены к первой группе входов накапливающего сумматора 12, выходы 9 подсое;:;инены ко входам второй группы входов младших разр дов накапливающего сумматора 12, выходы которого подсоединены ко второй группе входов сумматора 4, выходы которого вл ютс выходами 16 устройства и подключены ко вторюй группе входов матрицы умножени 2,

В Ка честве матричного умножител могут быть использованы, например, .микросхемы КР 1802 ВРЗ или КР 802 ВРЗ.

Устройство работает следующим образом .

На регистр аргумента 1 поступает входна величина х-двоичное число в нормализованном виде. Сигналы с выхода регистра 1 аргумента поступают на первую группу входов матрицы умножени 2 и со сдвигом на один разр д в сторону старших разр дов на входы блока 3, на вход младшего разр да которого поступает сигнал логического нул , с выходов блока 3 сигналы поступают на первую группу входов . сумматора 4, на вход переноса которого подаетс сигнал логической единицы .

Таким образом, производитс аппроксимаци обратной величины функцией Y 3-2Х - , значение которой

получаем на выходе сумматора 4. Сигналы с. выхода сумматора 4 подаютс на вторую группу входов матрицы умножени 2, на входе которой получаем произведение , которое и оцениваетс на каходой итерации, т.е. начинаетс итерационное уточнение. Первоначально получим Z. X-Y,5. 1.

Если Y, ,

Учитыва , что AZ

то X UZ

(Y,

UZi X

так как

) 1 1

,

то lim х (У,-UZ,)-- I, где i - число итерсщий. Следовательно, итерационный процесс, осуществленньй по указанному принципу, вл етс сход щимс .

Так, если

1

то единичные сигналы с выхода старшего разр да матрицы умножени . 2 и с выхода элемента ИЛИ 5 поступают на входы первого элемента И 7.

Единичньш сигнал с выхода элемента И 7 стробирует с помощью коммутатора 10 прохождение сигналов выходного кода & Z; (XYi 1) младших разр до матрицы умножени 2 на входы блока 1, сигналы дополнительного кода с выхода которого поступают на первую группу входов накапливающего сумматора 12, сигналы с выхода которого поступают на вторую группу входов сумматора 4, на выходе которого получаетс новое значение Y .

Возникает переходный процесс, который прекратитс при на выходе младших разр дов матричного умножител 2, что соответствует коду

на выходе сумматора 4: Y

X - )

где п - разр дность двоичного представлени числа X.

При последующем изменении входного аргумента X в сторону увеличени (Х+&Х) или уменьшени () на выходе матрицы умножени 2 будет мен тьс код (Z; 1 или Z- 1). Вследствие изменени кода 2,- и реализации логических операций сигналы выходног кода UZ;(Z|-1) с выходов младших разр дов матрицы умножени 2 будут поступать либо в виде пр мого кода на вторую группу входов накапливающего .сумматора 12 при Zi.il,либo в виде дополнительного кода на первую группу входов накапливающего сумматора 12 при Z,. Таким образом, возникает переходный процесс, согласно с которым, ускор сходимость, измен етс и начальное приближение Y, 3-2 X,

Переходный процесс прекращаетс npHuZ; 2 на выходе матрицы умножени 2 и в результате этого на выходах 16 устройства установитс

код .На фиг. 2 приведена графическа иллюстраци процессов вычислени обратной величины.

Claims

Формула изобретени

Устройство дл вычислени обратной величины, содержащее регистр аргумента, матрицу умножени , блок преобразовани пр мого кода в обратный , комбинационный сумматор, элемент НЕ, элемент ИЖ, первый и втоg 10

15

20

25

658824

рой элементы И, причем входы рачри- дов регистра аргумента вл ютс входами устройства, а выходы разр дов регистра аргумента соединены соответственно с первой группой входов матрицы умножени и со сдвигом на один разр д в сторону старших разр дов соединены с входами разр дов блока преобразовани пр мого кода в обратный , вход младшего разр да которого подсоединен к шине логического нул устройства, выходы разр дов блока преобразовани пр мого кода в обратньй соединены с первой группой входов разр дов комбинационного сумматора , вход переноса которого подсоединен к шине логической единицы устройства, выход старшего разр да матрицы умножени соединен с входом элемента НЕ и первым входом первого элемента И, выход элемента НЕ соединен с первым входом элемента ИЛИ и с первым входом второго элемента И, выходы младших разр дов матрицы умножени соединены с остальными входами элемента 1ШН, выход которого соединен с вторыми входами первого и второго элементов Н, отличающеес тем, что, с целью повьшени быстродействи , в него дополнительно введены два коммутатора, блок преобразовани пр мого кода в дополнительный и накапливающий суммл- торы, причем выходы младших разр дов матрицы умножени соединены с группой .информационных входов первого комьгу- татора, выходы матрицы умножени сое- динен с группой информационных входов второго коммутатора, выходы которого соединены с входами разр дов блока преобразовани пр мого кода в дополнительный, выходы разр дов которого соединены с первой группой входов разр дов накапливак цего сумматора , выход первого элемента И соединен с управл ющим входом второго комьо - татора, выход второго элемента И соединен с управл ющим входом первого коммутатора, выходы которого соединены с второй группой входов младших разр дов накапливаклцего сумматора, выходы разр дов которого соединены с второй группой входов разр дов ком- gg бинационного сумматора, выходы разр дов которого вл ютс выходами устройства и соединены с второй группой входов матрицы умножени .

30

35

40

45

50

У I

о, т

0.101 О.ПО

Ф(лг.2

о./п rffffff