SU991417A2 - Устройство дл делени - Google Patents
Устройство дл делени Download PDFInfo
- Publication number
- SU991417A2 SU991417A2 SU813317936A SU3317936A SU991417A2 SU 991417 A2 SU991417 A2 SU 991417A2 SU 813317936 A SU813317936 A SU 813317936A SU 3317936 A SU3317936 A SU 3317936A SU 991417 A2 SU991417 A2 SU 991417A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- outputs
- register
- adder
- multiplication matrix
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ
Изобретение относитс к вычислительной технике, и может быть использовано , в частности, в арифметических устройствах цифровых и комбинированных вычислительных машин.
По основному авт. св. W 710040 известно устройство, содержащее регистр делимого, регистр делител , матрицу умножени и сумматор, причем п выходов регистра делител подключеМы соответственно к первым п входам матрицы умножени , первые п вхо-дов сумматора подключены к соответствующим п выходам регистра делимого , вторые п входов сумматора подключены к соответствующим п выходам матрицы умножени , а п выходов сумматора подключены соответственно к вторым п входам матрицы умножёни 1.
Недостатком этого устройства вл етс низка точность, обусловленна неустойчивой работой при различных допустимых комбинаци х делимого и делител .
Целью изобретени вл етс повышение точности устройства.
Дл достижени поставленной цели в устройстве дл делени дополнительные m выходов матрицы умножени (т 7/1) соединены с срответствующими
дополнительными вторыми входами матРИДЫ умножени .
На чертеже показана структурна схема предлагаемого устройства дл делени .
Устройство дл делени содержит сумматор 1, регистр 2 делимого, регистр 3 делител , матрицу 4 умножени , расширенную на дополнительную
10 часть 5, п выходов регистра 3 делите . л подключены соответственно к первым п входам матрицы 4 умножени , п выходов регистра 2 делимого подкпю-. чены соответственно к п первым вхо дам сумматора 1, п выходов которого подключены соответственно к вторым п входам матрицы 4 умножени , п выходов которой подключены соответственно к вторым входам сумматора 1,
20 а m вторых входов дополнительной части 5 матрицы 4 умножени и m ее выходов соединены соответственно между собой. i
Устройство работав следующий об25 разом.
Одновременно подаютс на регистры 2 и 3 делимое и делитель соответственно . По истечении переходных процессов в устройстве на выходе сумма30 тора 1 формируетс результат (част
Claims (1)
- Формула изобретенияУстройство для деления по авт. св. № 710040, отличающееся тем, что, с целью повышения точности, дополнительные ш выходов матрицы умножения (in 7/ 1) соединены с соответствующими дополнительными вторыми входами матрицы умножения.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU813317936A SU991417A2 (ru) | 1981-07-17 | 1981-07-17 | Устройство дл делени |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU813317936A SU991417A2 (ru) | 1981-07-17 | 1981-07-17 | Устройство дл делени |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU710040 Addition |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU991417A2 true SU991417A2 (ru) | 1983-01-23 |
Family
ID=20969306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU813317936A SU991417A2 (ru) | 1981-07-17 | 1981-07-17 | Устройство дл делени |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU991417A2 (ru) |
-
1981
- 1981-07-17 SU SU813317936A patent/SU991417A2/ru active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Ferrari | A division method using a parallel multiplier | |
| US3610906A (en) | Binary multiplication utilizing squaring techniques | |
| GB1433834A (en) | Binary divider | |
| KR890015121A (ko) | 나눗셈연산장치 | |
| US3290493A (en) | Truncated parallel multiplication | |
| GB1123619A (en) | Divider circuit | |
| SU991417A2 (ru) | Устройство дл делени | |
| Srinivasan et al. | Constant-division algorithms | |
| GB882751A (en) | Error detection system | |
| JP2579321B2 (ja) | バイナリ処理装置 | |
| GB1068105A (en) | Binary to decimal conversion apparatus | |
| US3500027A (en) | Computer having sum of products instruction capability | |
| Elleithy et al. | A theta (1) algorithm for modulo addition | |
| GB802656A (en) | Electronic digital computer | |
| JPS6259828B2 (ru) | ||
| SU611208A1 (ru) | Устройство дл вычислени квадратного корн | |
| JPS5595148A (en) | Binary arithmetic circuit | |
| SU511590A1 (ru) | Устройство дл делени чисел | |
| SU710040A1 (ru) | Устройство дл делени | |
| JPH03166623A (ja) | 除算回路 | |
| KR970005175A (ko) | 파이프라인 구조에 근거한 곱셈/나눗셈 공유 처리기 구조 | |
| SU1522233A2 (ru) | Устройство дл решени алгебраических уравнений | |
| JPS5748141A (en) | Address conversion system | |
| SU620978A1 (ru) | Устройство дл возведени в квадрат число-импульсного кода | |
| SU1615707A1 (ru) | Устройство дл делени |