JP2733915B2 - 並列バイナリ信号１／２フルスケール設定回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、シンクロ電機に係わり、特にシンクロ電機
出力をディジタル化して得た任意の並列バイナリ信号を
1/2フルスケール値に変換する並列バイナリ信号1/2フル
スケール設定回路に関する。

〔従来の技術〕

従来、クレーンや、ダムのゲートの巻上機の同期運
転、ベルトコンベヤの同期運転、各種センサなどではシ
ンクロ電機が用いられ、例えば４〜20mAの国際的に統一
された計装信号の要求からシンクロ直流変換器が利用さ
れている。シンクロ電機は巻線型誘導電動機と構造が同
じで、耐環境性（温度，湿度）、振動、衝撃などに優れ
ている。

第２図はこのようなシンクロ電機の出力を計装制御装
置の制御信号として使用する場合の信号処理回路を示す
ブロック図である。

図において、シンクロ電機１からの出力信号２はアナ
ログ・ディジタル変換器のS/D変換器３（シンバータ：
商品名，日本電気精器株式会社）に入力され、ここで出
力信号２はバイナリのディジタル出力信号４に変換され
る。例えば、バイナリのディジタル出力信号４を10ビッ
トで表わすと、出力信号２とバイナリのディジタル信号
４との対応は次のようになる。

このバイナリのディジタル信号４は零調回路５に入力
され、任意のバイナリのディジタル信号の値から零値に
調整され、零調された信号６となりD/A変換器７でアナ
ログ信号８に変換され、出力される。

第３図はこの場合の零調回路５の原理を説明するブロ
ック図である。

図の回路は、零調されるべきバイナリのディジタル信
号４の値Ａを０値に変換するものである。入力された値
Ａは分岐され、一方でラッチリレーまたはメモリ等の記
憶手段９に零調信号により一時格納され、他方でインバ
ータ10に送出される。記憶手段９からの出力は入力値Ａ
そのままで、インバータ10の出力は反転されてとな
る。

これらの信号A,は全加算器11に送出される。全加算
器11には更に＋１のキヤリー信号12が加えられ、従って
その出力値Ｂは、Ｂ＝Ａ＋（＋１）＝０となる。＋
１はバイナリ信号の場合２の補数である。このようにし
て第２図の零調回路５に入力されたバイナリのディジタ
ル信号４のそれぞれの値Ａは零値に変換される。

〔発明が解決しようとする課題〕

ところで、シンクロ電機は入力である回転角をアナロ
グ電圧に変換する電気機械的なトランスデューサであ
り、このアナログ電圧をS/D変換器およびD/A変換器を介
してシンクロ電機の回転角度０°〜360°に対応したア
ナログ電圧信号０〜＋10V、さらにV/I変換器を介して国
際計装統一規格信号であるアナログ電流信号DC4〜20mA
に変換して出力する。そしてこのシンクロ電機の角度信
号２を、第２図の信号処理回路を通して実際に使用する
場合、バイナリのディジタル信号４としては２通りのも
のが考えられる。

１つは極性のない場合で、０〜＋10Vを例えば0000000
0〜11111111に対応させる場合、もう１つは極性が有る
場合で、−10V〜0V〜＋10Vを例えば00000000〜01111111
〜11111111に対応させる場合である。

即ち、必要に応じて極性信号を使用しなければならな
い場合もある。このような場合は零調整は単にバイナリ
のディジタル信号４を00000000にするだけでなく、0111
1111にもする必要があり、従来はこのような工夫がな
く、回路が複雑になるという問題があった。

本発明は以上の点に着目してなされたもので、任意の
並列バイナリ信号をその1/2フルスケール値（最上位ビ
ット（MSB）だけ０で、他のビットは全て１）に強制的
に設定すると共に、切替スイッチも１つで済む並列バイ
ナリ信号1/2フルスケール設定回路を提供することを目
的とする。

〔課題を解決するための手段〕

本発明の並列バイナリ信号1/2フルスケール設定回路
は、入力された並列バイナリ信号のビット数に対応する
記憶手段と、前記並列バイナリ信号の最上位ビットを受
け、このビットを反転させるか、そのまま通過させるイ
ンバータまたはバッファとして作用するエクスクルーシ
ブオア手段と、このエクスクルーシブオア手段の前記機
能を切り替えるスイッチ手段と、前記並列バイナリ信号
の最上位ビット以外のビット信号をそれぞれ入力し、こ
れらのビット信号をそれぞれ反転して出力する前記並列
バイナリ信号の最上位ビットを除くビット信号の個数に
対応するインバータ手段と、前記記憶手段の出力である
各ビット信号を直接うけると共に前記エクスクルーシブ
手段およびインバータ手段の出力である各ビット信号を
うけ、それぞれ２組の前記各ビット信号をそれぞれ加算
して出力する並列バイナリ信号のビット数に対応する全
加算手段とを備えたことを特徴とする並列バイナリ信号
1/2フルスケール設定回路である。

〔作用〕

以上の並列バイナリ信号1/2フルスケール設定回路
は、入力並列バイナリ信号の最上位ビットをエクスクル
ーシブオア手段を通して全加算手段に加え、その他のビ
ットをインバータ手段を通して全加算手段に加え、更に
この全加算手段にそれぞれのビットを直接加えることに
より、任意の並列バイナリ信号を強制的に1/2フルスケ
ール値に設定する。また上記エクスクルーシブオア手段
をインバータまたはバッファとして切り替えるスイッチ
手段を設けることにより、極性がある場合と無い場合の
零調を切り替えることができる。

〔実施例〕

以下、本発明の実施例を図を参照して詳細に説明す
る。

第１図は本実施例の並列バイナリ信号1/2フルスケー
ル設定回路を示すブロック図である。

ここでは入力された並列バイナリ信号15は４ビットと
し、そのビット例をA₀A₁A₂A₃で表わすことにする。但
し、A₀は最下位ビット（LSB）を，A₃は最上位ビット（M
SB）を示す。この並列バイナリ信号15のビットA₀A₁A₂A₃
はそれぞれラッチリレーまたはメモリからなる記憶手段
16₀，16₁，16₂，16₃，に入力すると共にA₀〜A₂はインバ
ータ手段18₀，18₁，18₂に、A₃はエクスクルーシブオア
手段18₃にそれぞれ入力される。

エクスクルーシブオア手段18₃は、スイッチ19によ
り、その投入時にはバッファとして作用してビットA₃を
そのまま通過させ、その遮断時にはインバータとして作
用してビットA₃を反転させるように動作する。前記記憶
手段16₀，16₁，16₂，16₃に一時格納された並列バイナリ
信号15のビット信号A₀〜A₃および前記エクスクルージブ
オア手段18₃とインバータ手段18₀〜18₂の出力ビット信
号はそれぞれのビット信号に対応する全加算手段17₀〜1
7₃に入力される。なお全加算手段17₀にはキヤリー信号2
0が入力され、２の補数演算に供される。全加算手段17₃
から出力されるキヤリー信号21はここでは使用されな
い。

以上のように構成された本実施例の全加算手段17₀〜1
7₃からの出力信号22は、入力された並列バイナリ信号15
の０値または1/2フルスケール値として出力される。

次に、具体的な例により本実施例の動作を説明する。

並列バイナリ信号15としてここでは４ビットを仮定し
ているので、そのフルスケール値「15」はバイナリ信号
では1111となり、1/2フルスケール値「７」は0111で与
えられる。

本実施例では上記構成の回路で、スイッチ19を投入す
ることにより1/2フルスケール値を，またスイッチ19を
切離することにより０値を求めるようになしている。

さて、入力並列バイナリ信号15を「0101」（「５」）
とし、これを本実施例により出力信号22として1/2フル
スケール値「0111」（「７」）を得る場合を考える。入
力並列バイナリ信号15、即ち「0101」のそれぞれのビッ
トA₀＝1,A₁＝0,A₂＝1,A₃＝０がそれぞれ記憶手段16₀，1
6₁，16₂，16₃に一時格納される。そして、インバータ手
段18₀，18₁，18₂，エクスクルーシブオア手段18₃に入力
され、その結果ビット列A₃A₂A₁A₀＝0101はA₃がスイッチ
19を投入することによりバッファとして作用するエクス
クルーシブオア手段18₃をそのまま通過して全加算手段1
7₃に入力される。

同様に、A₂，A₁，A₀がインバータ手段18₂，18₁，18₀
で反転され₂，₁，₀となって全加算手段17₂，1
7₁，17₀に入力される。

全加算手段17₃〜17₀は、これらの信号とは別に、記憶
手段16₃〜16₀から並列バイナリ信号15のビット列A₃A₂A₁
A₀をそのまま入力する。従って全加算手段17からの出力
信号22は、A₃A₂A₁A₀＋A_{3 2 1 0}＝0101＋0010＝0111
（＝「７」）となる。他の例として、1111（＝「15」）
から0111（＝「７」）を得る場合も、同様にして、全加
算手段17から1111＋1000＝10111が得られる。

この場合、最初のビット１（−で示した）はキヤリー
なので無視すると、0111（＝「７」）となる。

〔発明の効果〕

以上の並列バイナリ信号1/2フルスケール設定回路
は、入力並列バイナリ信号を一時記憶手段に格納し、そ
の最上位ビットを、スイッチの投入によりエクスクルー
シブオア手段をバッファとして作用させてそのまま全加
算手段に入力し、他のビットをインバータ手段により反
転させて全加算手段に入力し、これらの信号を加算する
ことにより入力並列バイナリ信号の1/2フルスケール値
を得ることができ、またスイッチを切離してエクスクル
ーシブオア手段をインバータとして作用させることによ
り入力並列バイナリ信号の０値を得ることができ、従っ
て単一のスイッチを単に切り替えるだけで、任意の並列
バイナリ信号の1/2フルスケール値および０値を簡単な
回路構成で得ることができる効果がある。

【図面の簡単な説明】

第１図は本発明による並列バイナリ信号の1/2フルスケ
ール設定回路の一実施例を示す回路構成図、第２図はシ
ンクロ電機の出力を計装制御装置の制御信号として使用
する場合の信号処理回路を示すブロック図、第３図は第
２図の零調回路の原理を説明するブロック図である。 16₀〜16₃…記憶手段、18₀〜18₂…インバータ手段、18₃
…エクスクルーシブオア手段、19…スイッチ手段、17₀
〜17₃…全加算手段。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力された並列バイナリ信号のビット数に
   対応する記憶手段と、 前記並列バイナリ信号の最上位ビットを受け、このビッ
   トを反転させるか、そのまま通過させるインバータまた
   はバッファとして作用するエクスクルーシブオア手段
   と、 このエクスクルーシブオア手段の前記機能を切り替える
   スイッチ手段と、 前記並列バイナリ信号の最上位ビット以外のビット信号
   をそれぞれ入力し、これらのビット信号をそれぞれ反転
   して出力する前記並列バイナリ信号の最上位ビットを除
   くビット数に対応するインバータ手段と、 前記記憶手段の出力である各ビット信号を直接うけると
   共に前記エクスクリーシブ手段およびインバータ手段の
   出力である各ビット信号をうけ、それぞれ２組の前記各
   ビット信号をそれぞれ加算して出力する並列バイナリ信
   号のビット数に対応する全加算手段と、 を備えたことを特徴とする並列バイナリ信号1/2フルス
   ケール設定回路。