JPH0613980B2 - シンクロ電機−デジタル変換器のスケ−リング回路 - Google Patents
シンクロ電機−デジタル変換器のスケ−リング回路Info
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- JPH0613980B2 JPH0613980B2 JP6666286A JP6666286A JPH0613980B2 JP H0613980 B2 JPH0613980 B2 JP H0613980B2 JP 6666286 A JP6666286 A JP 6666286A JP 6666286 A JP6666286 A JP 6666286A JP H0613980 B2 JPH0613980 B2 JP H0613980B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、シンクロ電機−デジタル変換器のスケーリン
グ回路、詳しくはシンクロデジタルコンバータを用いた
シンクロ電機の変換出力の方向を増加方向であるか、あ
るいは減少方向であるかを容易に設定できるようにした
シンクロ電機−デジタル変換器のスケーリング回路に関
する。
グ回路、詳しくはシンクロデジタルコンバータを用いた
シンクロ電機の変換出力の方向を増加方向であるか、あ
るいは減少方向であるかを容易に設定できるようにした
シンクロ電機−デジタル変換器のスケーリング回路に関
する。
例えば、荷役機械や土木建設機械のような重機械のスト
ロークセンサーとしてはシンクロ電機が用いられてい
る。このシンクロ電機は振動・衝撃に強いこと、使用温
度範囲が広いこと、長寿命であること、高精度であるこ
と等の点において優れており、従来から上述のような重
機械においてよく使用されてきた。
ロークセンサーとしてはシンクロ電機が用いられてい
る。このシンクロ電機は振動・衝撃に強いこと、使用温
度範囲が広いこと、長寿命であること、高精度であるこ
と等の点において優れており、従来から上述のような重
機械においてよく使用されてきた。
一方、最近のマイクロコンピュータ等の進歩により上記
シンクロ電機とマイクロコンピュータ等とを組合せた装
置が市場に登場してきている。このようなマイクロコン
ピュータ等を使った装置としては例えばシンクロ電機の
出力をデジタル信号に変換するシンクロデジタルコンバ
ータ（Ｓ／Ｄコンバータと記す）があり、このＳ／Ｄコ
ンバータとシンクロ電機とを組合せることによって信頼
性の高い誘導形のデジタル式ストロークセンサーとして
その需要も増加の傾向にある。
シンクロ電機とマイクロコンピュータ等とを組合せた装
置が市場に登場してきている。このようなマイクロコン
ピュータ等を使った装置としては例えばシンクロ電機の
出力をデジタル信号に変換するシンクロデジタルコンバ
ータ（Ｓ／Ｄコンバータと記す）があり、このＳ／Ｄコ
ンバータとシンクロ電機とを組合せることによって信頼
性の高い誘導形のデジタル式ストロークセンサーとして
その需要も増加の傾向にある。
ところで、Ｓ／Ｄコンバータの出力値とその変換出力と
の間には、第２図に示すような一次式の関係がある。そ
して、このＳ／Ｄコンバータの出力値をデジタル変換出
力に対応させるためには膨大な量のメモリー（ＲＡＭ）
を必要としていた。
の間には、第２図に示すような一次式の関係がある。そ
して、このＳ／Ｄコンバータの出力値をデジタル変換出
力に対応させるためには膨大な量のメモリー（ＲＡＭ）
を必要としていた。
例えば、１６ビットであって、３２７６８通りの出力を
有する装置では２ＫのＲＡＭが６４個必要であった。
有する装置では２ＫのＲＡＭが６４個必要であった。
また、上述のように多数のＲＡＭを制御するためには当
然大きな処理時間がかかり、処理スピードが不充分なも
のとなっていた。
然大きな処理時間がかかり、処理スピードが不充分なも
のとなっていた。
また、上述のようなシンクロ電機を例えば建築現場に持
ち込んで大型の建設機械に組み込む場合を考える。この
ような場合には当然のことながら予めシンクロ電機の結
線方法あるいは設置方法等は設計されて図面等に示され
ているものであるが、建築現場の人が不慣れであったり
すると、指示通りの工事がなされずそのため予め設定し
た機械の動作方向とは反対の方向に動作をしてしまうこ
とが多々ある。例えば、シンクロ発信器の回転方向が本
来なら右方向であるべきものが、誤って左方向に設定さ
れてしまったような場合である。
ち込んで大型の建設機械に組み込む場合を考える。この
ような場合には当然のことながら予めシンクロ電機の結
線方法あるいは設置方法等は設計されて図面等に示され
ているものであるが、建築現場の人が不慣れであったり
すると、指示通りの工事がなされずそのため予め設定し
た機械の動作方向とは反対の方向に動作をしてしまうこ
とが多々ある。例えば、シンクロ発信器の回転方向が本
来なら右方向であるべきものが、誤って左方向に設定さ
れてしまったような場合である。
このような場合には、従来ではシンクロ電機の機械的な
取りつけ方向が逆にしたり、あるいはシンクロ電機の三
相の結線の向きを逆にしたりして対処していた。しか
し、このようにシンクロ電機の取りつけ方向をかえたり
結線をかえたりするためには、その装置全体の電源を切
って装置を止め、本来の設計通りの動作をするようにし
なければならなかった。そのため工事に時間がかかり、
工事全体への悪影響もあり、もっと簡単に再設定するこ
とが望まれていた。
取りつけ方向が逆にしたり、あるいはシンクロ電機の三
相の結線の向きを逆にしたりして対処していた。しか
し、このようにシンクロ電機の取りつけ方向をかえたり
結線をかえたりするためには、その装置全体の電源を切
って装置を止め、本来の設計通りの動作をするようにし
なければならなかった。そのため工事に時間がかかり、
工事全体への悪影響もあり、もっと簡単に再設定するこ
とが望まれていた。
本発明の目的は、Ｓ／Ｄコンバータと変換出力との関係
を記憶しておくためのＲＡＭの数を減らし、かつ処理ス
ピードが高く、更にシンクロ電機の回転方向を容易に変
更できるシンクロ電機−デジタル変換器のスケーリング
回路を提供するにある。
を記憶しておくためのＲＡＭの数を減らし、かつ処理ス
ピードが高く、更にシンクロ電機の回転方向を容易に変
更できるシンクロ電機−デジタル変換器のスケーリング
回路を提供するにある。
本発明は上記問題点を解決するために、 シンクロ電機の出力信号をデジタル信号に変換するシン
クロデジタルコンバータを有し、このシンクロデジタル
コンバータのシンクロデジタル出力と変換出力とが一次
変換式の関係にあるシンクロ電機−デジタル変換器のス
ケーリング回路において、このシンクロ電機−デジタル
変換器のスケーリング回路は、上記シンクロデジタタル
コンバータから所定のビット数の信号を受ける制御部
と、この制御部からの出力信号を受ける上位テーブルと
下位テーブルとからなるＲＡＭと、この上位テーブルと
下位テーブルとからの出力信号を夫々受けて加算を行う
加算器と、を具備し、所定の単位幅内のシンクロデジタ
ル出力に対する変換出力を上記下位テーブルに入力し、
上記所定の単位幅の桁が上る都度、上記上位テーブルか
らバイアス用の数値を引き出し、上記下位テーブルから
引き出した数値にバイアス値を加えて出力するようにし
たものであって、 上記ＲＡＭへのデータの書き込みを若番から老番へかけ
て増加方向にするか、逆に減少方向にするかを設定でき
るようにしたものである。
クロデジタルコンバータを有し、このシンクロデジタル
コンバータのシンクロデジタル出力と変換出力とが一次
変換式の関係にあるシンクロ電機−デジタル変換器のス
ケーリング回路において、このシンクロ電機−デジタル
変換器のスケーリング回路は、上記シンクロデジタタル
コンバータから所定のビット数の信号を受ける制御部
と、この制御部からの出力信号を受ける上位テーブルと
下位テーブルとからなるＲＡＭと、この上位テーブルと
下位テーブルとからの出力信号を夫々受けて加算を行う
加算器と、を具備し、所定の単位幅内のシンクロデジタ
ル出力に対する変換出力を上記下位テーブルに入力し、
上記所定の単位幅の桁が上る都度、上記上位テーブルか
らバイアス用の数値を引き出し、上記下位テーブルから
引き出した数値にバイアス値を加えて出力するようにし
たものであって、 上記ＲＡＭへのデータの書き込みを若番から老番へかけ
て増加方向にするか、逆に減少方向にするかを設定でき
るようにしたものである。
〔実施例〕 以下に本発明の実施例を説明するに先立ち、本発明の原
理を第２図、第３図、第４図に基づいて説明する。
理を第２図、第３図、第４図に基づいて説明する。
前述のようにＳ／Ｄコンバータの出力と変換出力との間
には一次式の関係がある（第２図参照）。このＳ／Ｄコ
ンバータの出力を第３図に示すように、所定の単位幅で
もって４等分して、それぞれを符号X1,X2,X3,X4で示
す。そして、Ｓ／Ｄコンバータの出力値がＸ１であると
きの変換出力の出力値をY1とする。
には一次式の関係がある（第２図参照）。このＳ／Ｄコ
ンバータの出力を第３図に示すように、所定の単位幅で
もって４等分して、それぞれを符号X1,X2,X3,X4で示
す。そして、Ｓ／Ｄコンバータの出力値がＸ１であると
きの変換出力の出力値をY1とする。
つぎに、符号X2に対する変換出力の出力値Y2との関係を
考える。ここで、△ＯX1A1と△A1P1A2との関係を考える
と、それぞれの斜辺の傾きは等しく、かつＯX1とX1,X2
とは長さが等しいので、これら二つの△ＯX1A1と△A1P1
A2とは合同となる。
考える。ここで、△ＯX1A1と△A1P1A2との関係を考える
と、それぞれの斜辺の傾きは等しく、かつＯX1とX1,X2
とは長さが等しいので、これら二つの△ＯX1A1と△A1P1
A2とは合同となる。
つまり、上記出力値Y2は前記出力値Y1にP1X2に相当する
大きさの出力を加えたものとなる。
大きさの出力を加えたものとなる。
同様に、Ｓ／Ｄコンバータの出力値X3に対応する変換出
力値はY3となるが、この場合における△A2P2A3も上記△
ＯX1A1と合同となる。
力値はY3となるが、この場合における△A2P2A3も上記△
ＯX1A1と合同となる。
したがって、上記変換出力値Y3は前記変換出力値Y2にP2
X3の大きさの値を加えたものとなる。また、同様にX4に
対する変換出力値Ｙ４も同様にして求めることができ
る。このような関係を第４図に示す。
X3の大きさの値を加えたものとなる。また、同様にX4に
対する変換出力値Ｙ４も同様にして求めることができ
る。このような関係を第４図に示す。
以上に説明したことから明らかなように、△ＯX1A1に相
当する基準となるＳ／Ｄコンバータの出力値と変換出力
とのテーブルを用意しておき、この基準となっているＳ
／Ｄコンバータの出力に所定の値を加えるとそれぞれに
対応した変換出力値を得ることができ、いうなれば基準
となる△ＯX1A1に対し、夫々のバイアス値を加えたこと
になる。
当する基準となるＳ／Ｄコンバータの出力値と変換出力
とのテーブルを用意しておき、この基準となっているＳ
／Ｄコンバータの出力に所定の値を加えるとそれぞれに
対応した変換出力値を得ることができ、いうなれば基準
となる△ＯX1A1に対し、夫々のバイアス値を加えたこと
になる。
また、シンクロ電機の回転方向を設定する原理は次のよ
うなものである。
うなものである。
即ち、上記第２図に示した場合は、Ｓ／Ｄコンバータの
出力が増加するにつれて変換出力も増大している。この
場合は例えば出力軸が右方向に回転している場合である
とする。
出力が増加するにつれて変換出力も増大している。この
場合は例えば出力軸が右方向に回転している場合である
とする。
これに対し第７図に示すように、Ｓ／Ｄコンバータの出
力が増大するにつれて変換出力が逆に減少する方向にな
るような動作方向を考える。すると、これは第７図に示
した場合とは逆の変換出力が出ていくことになり、第２
図に示した場合が右方向の回転であるとすると、この第
７図に示した場合は左方向の回転に相当する。したがっ
て、出力軸の回転方向を右にするか、あるいは左にする
かは、第２図に示すようなＳ／Ｄコンバータ出力と変換
出力との関係のグラフを用いるか、あるいは第７図に示
すようなグラフを用いるかを設定できるようにしておけ
ばよいことになる。
力が増大するにつれて変換出力が逆に減少する方向にな
るような動作方向を考える。すると、これは第７図に示
した場合とは逆の変換出力が出ていくことになり、第２
図に示した場合が右方向の回転であるとすると、この第
７図に示した場合は左方向の回転に相当する。したがっ
て、出力軸の回転方向を右にするか、あるいは左にする
かは、第２図に示すようなＳ／Ｄコンバータ出力と変換
出力との関係のグラフを用いるか、あるいは第７図に示
すようなグラフを用いるかを設定できるようにしておけ
ばよいことになる。
本発明は上記第２図に示した場合のグラフ、あるいは第
７図に示した場合のようなグラフ等のいずれかを容易に
設定することができるようにしたものである。
７図に示した場合のようなグラフ等のいずれかを容易に
設定することができるようにしたものである。
つぎに、本発明の一実施例を第１図，第５図，第６図に
基づいて説明する。
基づいて説明する。
第１図に示すように、シンクロ発信機１の三相の出力軸
はそれぞれＳ／Ｄコンバータ２の入力端に接続されてい
る。このＳ／Ｄコンバータ２の出力端からは１６ビット
の出力信号が出力されるようになっており、制御部であ
るＭＰＵ３の第１の入力端に接続されるとともに、ＲＡ
Ｍ４の入力端に接続されている。このＲＡＭ４は、上位
テーブル４ａと下位テーブル４ｂとから構成されいて、
上記上位テーブル４ａには４ビットの信号が入力するよ
うになっており、上記下位テーブル４ｂには１２ビット
の信号が入力するようになっている。
はそれぞれＳ／Ｄコンバータ２の入力端に接続されてい
る。このＳ／Ｄコンバータ２の出力端からは１６ビット
の出力信号が出力されるようになっており、制御部であ
るＭＰＵ３の第１の入力端に接続されるとともに、ＲＡ
Ｍ４の入力端に接続されている。このＲＡＭ４は、上位
テーブル４ａと下位テーブル４ｂとから構成されいて、
上記上位テーブル４ａには４ビットの信号が入力するよ
うになっており、上記下位テーブル４ｂには１２ビット
の信号が入力するようになっている。
また、上記ＭＰＵ３の第１の出力端は上記上位テーブル
４ａに接続されており、上記ＭＰＵ３の第２の出力端は
下位テーブル４ｂに接続されている。そして、上記ＭＰ
Ｕ３からは、次に述べるスケール設定部５からの入力信
号がＭＰＵ３で処理されて上記上位、下位テーブル４
ａ、４ｂに入力されるようになっている。そして、上記
上位テーブル４ａと下位テーブル４ｂとの出力端からは
１６ビットの信号が出力されるようになっていて、それ
ぞれ加算器６に入力され、この加算器６で加算されて出
力データとして出力するようになっている。
４ａに接続されており、上記ＭＰＵ３の第２の出力端は
下位テーブル４ｂに接続されている。そして、上記ＭＰ
Ｕ３からは、次に述べるスケール設定部５からの入力信
号がＭＰＵ３で処理されて上記上位、下位テーブル４
ａ、４ｂに入力されるようになっている。そして、上記
上位テーブル４ａと下位テーブル４ｂとの出力端からは
１６ビットの信号が出力されるようになっていて、それ
ぞれ加算器６に入力され、この加算器６で加算されて出
力データとして出力するようになっている。
上記スケール設定部５は、前記第２図に示すようにＳ／
Ｄコンバータ出力と変換出力との一次式の関係を示す傾
きを設定できるようになっていて、具体的にはたとえば
複数個のデジタルスイッチによって構成されている。
Ｄコンバータ出力と変換出力との一次式の関係を示す傾
きを設定できるようになっていて、具体的にはたとえば
複数個のデジタルスイッチによって構成されている。
ＭＰＵ３の変換モード入力端には抵抗８を介して動作電
圧＋Ｖを供給する端子に接続されている。さらに、上記
変換モード入力端はスイッチ７の第１の固定端子７ａに
接続されており、このスイッチ７の第２の固定端子７ｂ
はなにも接続されていない。そしてこのスイッチ７の可
動端子７ｃは接地されている。
圧＋Ｖを供給する端子に接続されている。さらに、上記
変換モード入力端はスイッチ７の第１の固定端子７ａに
接続されており、このスイッチ７の第２の固定端子７ｂ
はなにも接続されていない。そしてこのスイッチ７の可
動端子７ｃは接地されている。
つぎに、以上のように構成されているシンクロ電機−デ
ジタル変換器のスケーリング回路の動作を説明する。
ジタル変換器のスケーリング回路の動作を説明する。
上記下位テーブル４ｂは２Ｋバイトの２個のＲＡＭから
なっていて、この下位テーブル４ｂには、第５図に示す
ように１２ビットからなる信号の出力がＲＡＭのアドレ
スの若番から順に０，０，１，１，２，２，……，１０
２３，１０２３というように、合計２０４８個のデータ
が格納されている。また、上位テーブル４ａも２Ｋバイ
トの２個のＲＡＭからなっており、第６図に示すよう
に、０，１０２４，２０４８，３０７２，４０９６，…
…，３０７２０，３１７４４と云うように３１個のデー
タが格納されている。
なっていて、この下位テーブル４ｂには、第５図に示す
ように１２ビットからなる信号の出力がＲＡＭのアドレ
スの若番から順に０，０，１，１，２，２，……，１０
２３，１０２３というように、合計２０４８個のデータ
が格納されている。また、上位テーブル４ａも２Ｋバイ
トの２個のＲＡＭからなっており、第６図に示すよう
に、０，１０２４，２０４８，３０７２，４０９６，…
…，３０７２０，３１７４４と云うように３１個のデー
タが格納されている。
先ず、Ｓ／Ｄコンバータ２から１６ビットのデータが送
出され、そのうちの下位１２ビットは下位テーブル４ｂ
に供給され、残りの４ビットは上位テーブル４ａに供給
される。そして、たとえば下位テーブル４ｂに供給され
たデータが「１０００」であるとすると、この時には上
位テーブル４ａは無関係であって、下位テーブル４ｂか
ら「１０００」に対応する変換出力が出ていき加算器６
に加えられる。このとき上位テーブル４ａから出てくる
出力は「０」である。したがって上記加算器６からは出
力データとして「１０００」に対応したデータが出力さ
れる。
出され、そのうちの下位１２ビットは下位テーブル４ｂ
に供給され、残りの４ビットは上位テーブル４ａに供給
される。そして、たとえば下位テーブル４ｂに供給され
たデータが「１０００」であるとすると、この時には上
位テーブル４ａは無関係であって、下位テーブル４ｂか
ら「１０００」に対応する変換出力が出ていき加算器６
に加えられる。このとき上位テーブル４ａから出てくる
出力は「０」である。したがって上記加算器６からは出
力データとして「１０００」に対応したデータが出力さ
れる。
また、例えばＳ／Ｄコンバータ２の出力が「２５００」
であったとすると、Ｓ／Ｄコンバータ２からの１６ビッ
トデータのうちの４ビットによってまず上位テーブル４
ａの「２０４８」が格納されているアドレスが指定さ
れ、さらに下位テーブル４ｂの「４５２」に対応するア
ドレスが指定される。
であったとすると、Ｓ／Ｄコンバータ２からの１６ビッ
トデータのうちの４ビットによってまず上位テーブル４
ａの「２０４８」が格納されているアドレスが指定さ
れ、さらに下位テーブル４ｂの「４５２」に対応するア
ドレスが指定される。
このように夫々のアドレスが指定されて下位テーブル４
ｂと上位テーブル４ａとからは夫々「４５２」と「２０
４８」とが加算器６へと送られる。そして、この加算器
６で「４５２」と「２０４８」とが加算されて「２５０
０」となり、出力データとして出力されていく。
ｂと上位テーブル４ａとからは夫々「４５２」と「２０
４８」とが加算器６へと送られる。そして、この加算器
６で「４５２」と「２０４８」とが加算されて「２５０
０」となり、出力データとして出力されていく。
さらにまた、たとえばＳ／Ｄコンバータ２から「３２７
６６」に対応する１６ビットの出力が送出されたとする
と、Ｓ／Ｄコンバータ２からの１６ビットデータのうち
の４ビットによって上位テーブル４ａに対しては「３１
７４４」に対応するアドレスが指定され、かつ下位テー
ブル４ｂに対しては「１０２２」に対応するアドレスが
指定される。
６６」に対応する１６ビットの出力が送出されたとする
と、Ｓ／Ｄコンバータ２からの１６ビットデータのうち
の４ビットによって上位テーブル４ａに対しては「３１
７４４」に対応するアドレスが指定され、かつ下位テー
ブル４ｂに対しては「１０２２」に対応するアドレスが
指定される。
そして、上述と同様に上位テーブル４ａからは「３１７
４４」に対応する出力データが加算器６に送出され、下
位テーブル４ｂからは「１０２２」に対応するデータが
加算器６に送出される。そしてこの加算器６で「３１７
４４」と「１０２２」との加算が行われて出力データと
して送出されていく。
４４」に対応する出力データが加算器６に送出され、下
位テーブル４ｂからは「１０２２」に対応するデータが
加算器６に送出される。そしてこの加算器６で「３１７
４４」と「１０２２」との加算が行われて出力データと
して送出されていく。
このように下位テーブル４ｂには「０」から「１０２
３」までのデータが格納されており、上位テーブル４ａ
には「０」から「３１７４４」までのデータが１０２４
とびに格納されている。そして、Ｓ／Ｄコンバータ２か
ら出力されるデータが１０２４を単位として２０４８，
３０７２……というように１０２４上がるたびに、下位
テーブル４ｂに格納されている小さな値と組み合わされ
ると全体としては０から３２７６７までのすべての値を
ひとつおきにカバーすることができる。したがってこの
場合ではＲＡＭの使用数は下位テーブル４ｂとして使用
するときは２ＫバイトのＲＡＭが２個であり、上位テー
ブル４ａとして使用するＲＡＭは２Ｋバイトのものが２
個の合計４個の２ＫバイトのＲＡＭを使用することが済
せることができる。
３」までのデータが格納されており、上位テーブル４ａ
には「０」から「３１７４４」までのデータが１０２４
とびに格納されている。そして、Ｓ／Ｄコンバータ２か
ら出力されるデータが１０２４を単位として２０４８，
３０７２……というように１０２４上がるたびに、下位
テーブル４ｂに格納されている小さな値と組み合わされ
ると全体としては０から３２７６７までのすべての値を
ひとつおきにカバーすることができる。したがってこの
場合ではＲＡＭの使用数は下位テーブル４ｂとして使用
するときは２ＫバイトのＲＡＭが２個であり、上位テー
ブル４ａとして使用するＲＡＭは２Ｋバイトのものが２
個の合計４個の２ＫバイトのＲＡＭを使用することが済
せることができる。
さらにまた、ＲＡＭの使用個数がきわめて少ないので処
理時間を短くすることができる。
理時間を短くすることができる。
次に、シンクロ電機の回転方向を方向するには次のよう
にすればよい。
にすればよい。
スイッチ７が第２の固定端子７ｂ側にオンになっている
ときには、前記上位テーブル４ａと下位テーブル４ｂと
には、前記第５図及び第６図に示したように若番から老
番にかけてというように若番には少ない数のデータが入
力されており段々老番に移るにつれてメモリーに記憶さ
れているデータが増えていくようになっている。
ときには、前記上位テーブル４ａと下位テーブル４ｂと
には、前記第５図及び第６図に示したように若番から老
番にかけてというように若番には少ない数のデータが入
力されており段々老番に移るにつれてメモリーに記憶さ
れているデータが増えていくようになっている。
上述のようにスイッチ７を第２の固定接点７ｂ側に設定
しておくと第５図及び第６図し示すようなＲＡＭ４のメ
モリー内容がそのまま使用され、上述のような第２図の
変換出力が得られる。
しておくと第５図及び第６図し示すようなＲＡＭ４のメ
モリー内容がそのまま使用され、上述のような第２図の
変換出力が得られる。
これに対し、スイッチ７を第１の固定接点７ａ側にオン
にしておくとＭＰＵ３の変換モード入力端に対してはア
ース電位が接続されている。
にしておくとＭＰＵ３の変換モード入力端に対してはア
ース電位が接続されている。
このようにスイッチ７が設定されているとＭＰＵ３から
ＲＡＭ４に対しては所定のデータが入力され、その結果
第８図および第９図に示すように下位テーブル４ｂにた
いしてはメモリーの若番には１０２３のデータが格納さ
れ、順次老番にいくにしたがい老番の最上位の位置には
０が格納されることとなる。同様に、第９図に示すよう
に上位テーブル４ａに対しても一番の若番に対しては３
１７４４が格納されており、一番の老番に対しては０が
格納されることとなる。
ＲＡＭ４に対しては所定のデータが入力され、その結果
第８図および第９図に示すように下位テーブル４ｂにた
いしてはメモリーの若番には１０２３のデータが格納さ
れ、順次老番にいくにしたがい老番の最上位の位置には
０が格納されることとなる。同様に、第９図に示すよう
に上位テーブル４ａに対しても一番の若番に対しては３
１７４４が格納されており、一番の老番に対しては０が
格納されることとなる。
このように下位テーブル４ｂと上位テーブル４ａとにデ
ータを格納しておくと、前述と同様に若番から順次デー
タを取りだしていけば第７図に示すように、Ｓ／Ｄコン
バータの出力の増加とともに逆に変換出力は減少してい
くこととなる。すなわち、前述の例でいえば出力軸の回
転方向が右方向であったものを左方向に変換することが
できる。
ータを格納しておくと、前述と同様に若番から順次デー
タを取りだしていけば第７図に示すように、Ｓ／Ｄコン
バータの出力の増加とともに逆に変換出力は減少してい
くこととなる。すなわち、前述の例でいえば出力軸の回
転方向が右方向であったものを左方向に変換することが
できる。
このようにスイッチ７の方向を切り換えるだけで上位テ
ーブル４ａと下位テーブル４ｂとに格納されているデー
タの方向が増加方向であるか、あるいは逆に減少方向で
あるかを設定することができる。このデータの設定方向
が増加方向であるか、あるいは減少方向であるかは、そ
れぞれ第２図あるいは第７図に示すような変換出力の特
性をもっていることとなる。
ーブル４ａと下位テーブル４ｂとに格納されているデー
タの方向が増加方向であるか、あるいは逆に減少方向で
あるかを設定することができる。このデータの設定方向
が増加方向であるか、あるいは減少方向であるかは、そ
れぞれ第２図あるいは第７図に示すような変換出力の特
性をもっていることとなる。
したがって第８図および第９図に示したようなデータを
第１図に示した加算器６で加算を行い出力データとする
ことができる。
第１図に示した加算器６で加算を行い出力データとする
ことができる。
このようにすれば簡単なスイッチの切り換えだけで増加
方向または減少方向の変換出力を得ることができる。
方向または減少方向の変換出力を得ることができる。
本発明によれば、メモリーとして使用するＲＡＭの数が
少なく、処理時間が短く、さらにただスイッチの方向を
切り換えるだけでもって変換出力の方向を減少方向ある
いは増加方向に設定することができ、極めて容易な作業
で済ませることができる。
少なく、処理時間が短く、さらにただスイッチの方向を
切り換えるだけでもって変換出力の方向を減少方向ある
いは増加方向に設定することができ、極めて容易な作業
で済ませることができる。
第１図は本発明のシンクロ電機−デジタル変換器のスケ
ーリング回路の一実施例を示すブロック図、第２図，第
３図，第４図は本発明の原理を説明するための図、第５
図，第６図は本発明のシンクロ電機−デジタル変換器の
スケーリング回路に用いるＲＡＭのマップ、第７図は本
発明の原理を示すＳ／Ｄコンバータ出力と変換出力との
関係を示す図、第８図および第９図は本発明に用いるＲ
ＡＭへのデータの入力方向を示す図である。 １…シンクロ発信器、 ２…Ｓ／Ｄコンバータ、３…ＭＰＵ、 ４…ＲＡＭ、４ａ…上位テーブル、 ４ｂ…下位テーブル、５…スケール設定部、 ６…加算器、 ７…スイッチ、 ８…抵抗。
ーリング回路の一実施例を示すブロック図、第２図，第
３図，第４図は本発明の原理を説明するための図、第５
図，第６図は本発明のシンクロ電機−デジタル変換器の
スケーリング回路に用いるＲＡＭのマップ、第７図は本
発明の原理を示すＳ／Ｄコンバータ出力と変換出力との
関係を示す図、第８図および第９図は本発明に用いるＲ
ＡＭへのデータの入力方向を示す図である。 １…シンクロ発信器、 ２…Ｓ／Ｄコンバータ、３…ＭＰＵ、 ４…ＲＡＭ、４ａ…上位テーブル、 ４ｂ…下位テーブル、５…スケール設定部、 ６…加算器、 ７…スイッチ、 ８…抵抗。
Claims (1)
- 【請求項１】シンクロ電機の出力信号をデジタル信号に
変換するシンクロデジタルコンバータを有し、このシン
クロデジタルコンバータのシンクロデジタル出力と変換
出力とが一次変換式の関係にあるシンクロ電機−デジタ
ル変換器のスケーリング回路において、 このシンクロ電機−デジタル変換器のスケーリング回路
は、 上記シンクロデジタルコンバータから所定のビット数の
信号を受ける制御部と、 この制御部からの出力信号を受ける上位テーブルと下位
テーブルとからなるＲＡＭと、 この上位テーブルと下位テーブルとからの出力信号を夫
々受けて加算を行う加算器と、 を具備し、所定の単位幅内のシンクロデジタル出力に対
する変換出力を上記下位テーブルに入力し、上記所定の
単位幅の桁が上る都度、上記上位テーブルからバイアス
用の数値を引き出し、上記下位テーブルから引き出した
数値にバイアス値を加えて出力するようにしたものであ
って、 上記ＲＡＭへのデータの書き込みを若番から老番へかけ
て増加方向にするか、逆に減少方向にするかを設定でき
るようにしたことを特徴とするシンクロ電機−デジタル
変換器のスケーリング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6666286A JPH0613980B2 (ja) | 1986-03-25 | 1986-03-25 | シンクロ電機−デジタル変換器のスケ−リング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6666286A JPH0613980B2 (ja) | 1986-03-25 | 1986-03-25 | シンクロ電機−デジタル変換器のスケ−リング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62223619A JPS62223619A (ja) | 1987-10-01 |
| JPH0613980B2 true JPH0613980B2 (ja) | 1994-02-23 |
Family
ID=13322336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6666286A Expired - Fee Related JPH0613980B2 (ja) | 1986-03-25 | 1986-03-25 | シンクロ電機−デジタル変換器のスケ−リング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613980B2 (ja) |
-
1986
- 1986-03-25 JP JP6666286A patent/JPH0613980B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62223619A (ja) | 1987-10-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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