JP2545345B2

JP2545345B2 - シンクロ電機−デジタル変換器のスケ−リング回路

Info

Publication number: JP2545345B2
Application number: JP61066660A
Authority: JP
Inventors: 潔志本
Original assignee: Nippon Electric Industry Co Ltd
Current assignee: Nippon Electric Industry Co Ltd
Priority date: 1986-03-25
Filing date: 1986-03-25
Publication date: 1996-10-16
Anticipated expiration: 2011-10-16
Also published as: JPS62223617A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、シンクロ電機−デジタル変換器のスケーリ
ング回路、詳しくはシンクロ電機の出力信号をデジタル
信号に変換するシンクロデジタルコンバータを有するシ
ンクロ電機−デジタル変換器のスケーリング回路に関す
る。

〔従来の技術〕

例えば、荷役機械や土木建設機械のような重機械のス
トロークセンサーとしてはシンクロ電機が用いられてい
る。このシンクロ電機は振動・衝撃に強いこと、使用温
度範囲が広いこと、長寿命であること、高精度であるこ
と等の点において優れており、従来から上述のような重
機械においてよく使用されてきた。

一方、最近のマイクロコンピュータ等の進歩により上
記シンクロ電機とマイクロコンピュータ等とを組合せた
装置が市場に登場してきている。このようなマイクロコ
ンピュータ等を使った装置としては例えばシンクロ電機
の出力をデジタル信号に変換するシンクロデジタルコン
バータ（S/Dコンバータと記す）があり、このS/Dコンバ
ータとシンクロ電機とを組合せることによって信頼性の
高い誘導形のデジタル式ストロークセンサーとしてその
需要も増加の傾向にある。

ところで、S/Dコンバータの出力値とその変換出力と
の間には、第２図に示すような一次式の関係がある。そ
して、このS/Dコンバータの出力値をデジタルの変換出
力に対応させるためには膨大の量のメモリー（RAM）を
必要としていた。

例えば、16ビットであって、32768通りの出力を有す
る装置では2KバイトのRAMが64個必要であった。

また、上述のように多数のRAMを制御するためには当
然大きな処理時間がかかり、処理スピードが不充分なも
のとなっていた。

本発明の目的は、S/Dコンバータと変換出力との関係
を記憶しておくためのRAMの数を減らし、かつ処理スピ
ードの高いシンクロ電機−デジタル変換器のスケーリン
グ回路を提供するにある。

〔問題点を解決するための手段および作用）本発明は上記問題点を解決するために、シンクロ電機
の出力信号をデジタル信号に変換するシンクロデジタル
コンバータを有し、このシンクロデジタルコンバータの
シンクロデジタル出力と変換出力とが一次変換式の関係
にあるシンクロ電機−デジタル変換器のスケーリング回
路において、上記シンクロデジタルコンバータからのシ
ンクロデジタル出力と変換出力との関係における一次変
換式の傾きを設定するスケール設定部と、上記シンクロ
デジタルコンバータから所定のビット数のデジタル信号
を入力し、上記スケール設定部からの信号に基づいて上
記デジタル信号に対応した変換出力を演算して出力する
制御部と、上記制御部から入力した変換出力を上位テー
ブルと下位テーブルに分割して格納しておき、上記シン
クロデジタルコンバータからのデジタル信号を夫々所定
のビット数に分割して上記上位テーブルと下位テーブル
に入力させるRAMと、上記RAMを構成する上位テーブルと
下位テーブルとからの出力信号を夫々受けて加算を行う
加算器と、を具備し、上記シンクロデジタル出力を所定
のビット数を備えたアドレス信号として上位テーブルと
下位テーブルに夫々入力させ、上記上位テーブルに入力
したアドレス信号に対応する数値と下位テーブルに入力
したアドレス信号に対応する数値とを引き出し、夫々の
数値を加算して出力するようにしたことを特徴とするシ
ンクロ電機−デジタル変換器のスケーリング回路であ
る。

〔実施例〕

以下に本発明の実施例を説明するに先立ち、本発明の
原理を第２図、第３図、第４図に基づいて説明する。

前述のようにS/Dコンバータの出力と変換出力との間
には一次式の関係がある（第２図参照）。

一例として、このS/Dコンバータの出力を第３図に示
すように、所定の単位幅でもって４等分して、それぞれ
を符号X₁,X₂,X₃,X₄で示す。そして、S/Dコンバータの出
力値がX₁であるときの変換出力の出力値をY₁とする。

つぎに、符号X₂に遂する変換出力の出力値Y₂との関係
を考える。ここで、△OX₁A₁と△A₁P₁A₂との関係を考え
ると、それぞれの斜辺の傾きは等しく、かつOX₁とX₁,X₂
とは長さが等しいので、これら二つの△OX₁A₁と△A₁P₁A
₂とは合同となる。

つまり、上記出力値Y₂は前記出力値Y₁にP₁X₂に相当す
る大きさの出力を加えたものとなる。

同様に、S/Dコンバータの出力値X₃に対応する変換出
力値はY₃となるが、この場合における△A₂P₂A₃も上記△
OX₁A₁と合同となる。

したがって、上記変換出力値Y₃は前記変換出力値Y₂に
P₂X₃の大きさの値を加えたものとなる。また、同様にX₄
に対する変換出力値Y₄も同様にして求めることができ
る。このような関係を第４図に示す。

以上に説明したことから明らかなように、△OX₁A₁に
相当する基準となるS/Dコンバータの出力値と変換出力
とのテーブルを用意しておき、この基準となっているS/
Dコンバータの出力に所定の値を加えるとそれぞれに対
応した変換出力値を得ることができ、いうなれば基準と
なる△OX₁A₁に対し、夫々のバイアス値を加えたことに
なる。

つぎに、本発明の一実施例を第１図，第５図，第６図
に基づいて説明する。

第１図に示すように、シンクロ電機１の三相の出力端
はそれぞれシンクロデジタルコンバータ２の入力端に接
続されている。このシンクロデジタルコンバータ２の出
力端からは16ビットの出力信号が出力されるようになっ
ており、制御部３（以下MPU3という）の第１の入力端に
接続されるとともに、RAM4の入力端に接続されている。
このRAM4は、上位テーブル4aと下位テーブル4bとから構
成されていて、上記上位テーブル4aには４ビットの信号
が入力するようになっており、上記下位テーブル4bには
12ビットの信号が入力するようになっている。

また、上記MPU3の第１の出力端は上記上位テーブル4a
に接続されており、上記MPU3の第２の出力端は下位テー
ブル4bに接続されている。そして、上記MPU3からは、次
に述べるスケール設定部５からの入力信号がMPU3で処理
されて上記上位、下位テーブル4a、4bに入力されるよう
になっている。そして、上記上位テーブル4aと下位テー
ブル4bとの出力端からは16ビットの信号が出力されるよ
うになっていて、それぞれ加算器６に入力され、この加
算器６で加算されて出力データとして出力するようにな
っている。

上記スケール設定部５は、前記第２図に示すようにS/
Dコンバータ出力と変換出力との一次式の関係を示す傾
きを設定できるようになっていて、具体的にはたとえば
複数個のデジタルスイッチによって構成されている。

つぎに、以上のように構成されているシンクロ電機−
デジタル変換器のスケーリング回路の動作を説明する。

上記下位テーブル4bは2Kバイトの２個のRAMからなっ
ていて、この下位テーブル4bには、第５図に示すように
12ビットからなる信号の出力がRAMのアドレスの若番か
ら順に0,0,1,1,2,2,……,1023,1023というように、合計
2048個のデータが格納されている。また、上位テーブル
4aも2Kバイトの２個のRAMからなっており、第６図に示
すように、0,1024,2048,3072,4096,……,30720,31744と
云うように31個のデータが格納されている。

先ず、シンクロデジタルコンバータ２から16ビットの
データが送出され、そのうちの下位12ビットは下位テー
ブル4bに供給され、残りの４ビットは上位テーブル4aに
供給される。そして、たとえば下位テーブル4bに供給さ
れたデータが「1000」であるとすると、この時には上位
テーブル4aは無関係であって、下位テーブル4bから「10
00」に対応する変換出力が出ていき加算器６に加えられ
る。このとき上位テーブル4aから出てくる出力は「０」
である。したがって上記加算器６からは出力データとし
て「1000」に対応したデータが出力される。

また、例えばシンクロデシタルコンバータ２の出力が
「2500」であったとすると、シンクロデジタルコンバー
タ２からの16ビットデータのうちの４ビットによってま
ず上位テーブル4aの「2048」が格納されているアドレス
が指定され、さらに下位テーブル4bの「452」に対応す
るアドレスが指定される。このように夫々のアドレスが
指定されて下位テーブル4bと上位テーブル4aとからは夫
々「452」と「2048」とが加算器６へと送られる。そし
て、この加算器６で「452」と「2048」とが加算されて
「2500」となり、出力データとして出力されていく。

さらにまた、たとえばシンクロデジタルコンバータ２
から「32766」に対応する16ビットの出力が送出された
とすると、シンクロデジタルコンバータ２からの16ビッ
トデータのうちの４ビットによって上位テーブル4aに対
しては「31744」に対応するアドレスが指定され、かつ
下位テーブル4bに対しては「1022」に対応するアドレス
が指定される。

そして、上述と同様に上位テーブル4aからは、「3174
4」に対応する出力データが加算器６に送出され、下位
テーブル4bからは「1022」に対応するデータが加算器６
に送出される。そしてこの加算器６で「31744」と「102
2」との加算が行われて出力データとして送出されてい
く。

このように下位テーブル4bには「０」から「1023」ま
でのデータが格納されており、上位テーブル4aには
「０」から「31744」までのデータが1024とびに格納さ
れている。そして、シンクロデシタルコンバータ２から
出力されるデータが1024を単位として2048,3072……と
いうように1024上るたびに、下位テーブル4bに格納され
ている小さな値と組み合わされると全体としては０から
32767までのすべての値をひとつおきにカバーすること
ができる。したがってこの場合ではRAMの使用数は下位
テーブル4bとして使用するときは2KバイトのRAMが２個
であり、上位テーブル4aとして使用するRAMは2Kバイト
のものが２個の合計４個の2KバイトのRAMを使用するこ
とで済せることができる。

さらにまた、RAMの使用個数がきわめて少ないので処
理時間を短くすることができる。

〔効果〕

本発明によれば、RAMを上位テーブルと下位テーブル
とにわけて用いているので、従来に比べてはるかにRAM
の使用個数が少なくてすみ、実装面積が極端に少なくで
きる。また、RAMの使用個数が少ないのでテーブル作成
のための処理時間を少なくすることができる。

【図面の簡単な説明】

第１図は本発明のシンクロ電機−デジタル変換器のスケ
ーリング回路の一実施例を示すブロック図、第２図，第
３図，第４図は本発明の原理を説明するための図、第５
図，第６図は本発明のシンクロ電機−デジタル変換器の
スケーリング回路に用いるRAMのマップである。１……シンクロ電機、２……シンクロデジタルコンバータ、３……制御部、４……RAM、4a……上位テーブル、 4b……下位テーブル、５……スケール設定部、６……加算器。

Claims

(57)【特許請求の範囲】

【請求項１】シンクロ電機の出力信号をデジタル信号に
変換するシンクロデジタルコンバータを有し、このシン
クロデジタルコンバータのシンクロデジタル出力と変換
出力とが一次変換式の関係にあるシンクロ電機−デジタ
ル変換器のスケーリング回路において、上記シンクロデジタルコンバータからのシンクロデジタ
ル出力と変換出力との関係における一次変換式の傾きを
設定するスケール設定部と、上記シンクロデジタルコンバータから所定のビット数の
デジタル信号を入力し、上記スケール設定部からの信号
に基づいて上記デジタル信号に対応した変換出力を演算
して出力する制御部と、上記制御部から入力した変換出力を上位テーブルと下位
テーブルに分割して格納しておき、上記シンクロデジタ
ルコンバータからのデジタル信号を夫々所定のビット数
に分割して上記上位テーブルと下位テーブルに入力させ
るRAMと、上記RAMを構成する上位テーブルと下位テーブルとから
の出力信号を夫々受けて加算を行う加算器と、を具備し、上記シンクロデジタル出力を所定のビット数
を備えたアドレス信号として上位テーブルと下位テーブ
ルに夫々入力させ、上記上位テーブルに入力したアドレ
ス信号に対応する数値と下位テーブルに入力したアドレ
ス信号に対応する数値とを引き出し、夫々の数値を加算
して出力するようにしたことを特徴とするシンクロ電機
−デジタル変換器のスケーリング回路。