JPH0613979B2 - シンクロ電機−デジタル変換器のスケ−リング回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、シンクロ電機−デジタル変換器のスケーリン
グ回路、詳しくはシンクロデジタルコンバータの出力信
号を処理することによって運動の方向を増加方向、ある
いは減少方向に容易に設定することができるようにした
シンクロ電機−デジタル変換器のスケーリング回路に関
する。

〔従来の技術〕

例えば、荷役機械や土木建設機械のような重機械のスト
ロークセンサーとしてはシンクロ電機が用いられてい
る。このシンクロ電機は振動・衝撃に強いこと、使用温
度範囲が広いこと、長寿命であること、高精度であるこ
と等の点において優れており、従来から上述のような重
機械においてよく使用されてきた。

一方、最近のマイクロコンピュータ等の進歩により上記
シンクロ電機とマイクロコンピュータ等とを組合せた装
置が市場に登場してきている。このようなマイクロコン
ピュータ等を使った装置としては例えばシンクロ電機の
出力をデジタル信号に変換するシンクロデジタルコンバ
ータ（Ｓ／Ｄコンバータと記す）があり、このＳ／Ｄコ
ンバータとシンクロ電機とを組合せることによって信頼
性の高い誘導形のデジタル式ストロークセンサーとして
その需要も増加の傾向にある。

〔解決しようとする問題点〕

ところで、Ｓ／Ｄコンバータの出力値とその変換出力と
の間には、第２図に示すような一次式の関係がある。そ
して、このＳ／Ｄコンバータの出力値をデジタルの変換
出力に対応させるためには膨大な量のメモリー（ＲＡ
Ｍ）を必要としていた。

例えば、１６ビットであって、３２７６８通りの出力を
有する装置では２ＫバイトのＲＡＭが６４個必要であっ
た。

また、上述のように多数のＲＡＭを制御するためには当
然大きな処理時間がかかり、処理スピードが不充分なも
のとなっていた。

また、上述のようなシンクロ電機を２個用いてクレーン
の巻上同期運転に使用する場合を考える。このような場
合にはよく知られてるように２つのシンクロ電機が互い
に対応しあってそれぞれの方向に回転させる必要があ
る。

このような場合にそれぞれのシンクロ電機の出力をシン
クロデジタルコンバータを介して伝達する場合に、出力
軸の回転方向を右方向あるいは左方向に簡単に設定する
ことができるようにすれば大変に便利なものとなる。

本発明の目的は、Ｓ／Ｄコンバータと変換出力との関係
を記憶しておくためのＲＡＭの数を減らし、かつ処理ス
ピードが高く、出力軸の回転方向の設定が容易なシンク
ロ電機−デジタル変換器のスケーリング回路を提供する
にある。

〔問題点を解決するための手段〕

本発明は上記問題点を解決するために、 シンクロ電機の出力信号をデジタル信号に変換するシン
クロデジタルコンバータを有し、このシンクロデジタル
コンバータのシンクロデジタル出力と変換出力とが一次
変換式の関係にあるシンクロ電機−デジタル変換器のス
ケーリング回路において、 上記シンクロデジタルコンバータから所定のビット数の
信号を受ける制御部と、この制御部からの出力信号を受
ける上位テーブルと下位テーブルとからなるＲＡＭと、
この上位テーブルと下位テーブルとからの出力信号を夫
々受けて加算を行う加算器と、を具備し、所定の単位幅
内のシンクロデジタル出力に対する変換出力を上記下位
テーブルに入力し、上記所定の単位幅の桁が上る都度、
上記上位テーブルからバイアス用の数値を引き出し、上
記下位テーブルから引き出した数値にバイアス値を加え
て出力するようにしたものであって、上記シンクロデジ
タルコンバータからの出力信号をＥＸＯＲ回路を介して
上記制御部へ供給するか、このＥＸＯＲ回路を介さずに
供給するかを設定できるようにしたものである。

〔作用〕

上述のような構成としているので、ＥＸＯＲ回路を介し
て送出したデータをＲＡＭに格納した場合と、上述のＥ
ＸＯＲ回路を介さないでデータをＲＡＭに格納した場合
とを比較すると、これらのデータは互いに逆方向を向い
たデータとなる。すなわち、一方のデータは増加方向の
データであり、他方のデータは減少方向のデータとな
る。

〔実施例〕

以下に本発明の実施例を説明するに先立ち、本発明の原
理を第２図、第３図、第４図に基づいて説明する。

前述のようにＳ／Ｄコンバータの出力と変換出力との間
には一次式の関係がある（第２図参照）。一例として、
このＳ／Ｄコンバータの出力を第３図に示すように、所
定の単位幅でもって４等分して、それぞれを符号X₁,X₂,
X₃,X₄で示す。そして、Ｓ／Ｄコンバータの出力値がＸ
_１であるときの変換出力の出力値をY₁とする。

つぎに、符号X₂に対する変換出力の出力値Y₂との関係を
考える。ここで、△ＯX₁A₁と△A₁P₁A₂との関係を考える
と、それぞれの斜辺の傾きは等しく、かつＯX₁とX₁,X₂
とは長さが等しいので、これら二つの△ＯX₁A₁と△A₁P₁
A₂とは合同となる。

つまり、上記出力値Y₂は前記出力値Y₁にP₁X₂に相当する
大きさの出力を加えたものとなる。

同様に、Ｓ／Ｄコンバータの出力値X₃に対応する変換出
力値はY₃となるが、この場合における△A₂P₂A₃も上記△
ＯX₁A₁と合同となる。

したがって、上記変換出力値Y₃は前記変換出力値Y₂にP₂
X₃の大きさの値を加えたものとなる。また、同様にX₄に
対する変換出力値Ｙ_４も同様にして求めることができ
る。このような関係を第４図に示す。

以上に説明したことから明らかなように、△ＯX₁A₁に相
当する基準となるＳ／Ｄコンバータの出力値と変換出力
とのテーブルを用意しておき、この基準となっているＳ
／Ｄコンバータの出力に所定の値を加えるとそれぞれに
対応した変換出力値を得ることができ、いうなれば基準
となる△ＯX₁A₁に対し、夫々のバイアス値を加えたこと
になる。

また、前述のように第２図に示すような傾きを有する場
合が増加方向であったとする。これに対し減少方向は逆
方向の傾きをもつので、たとえば第７図に示すような２
本の傾斜を有するＳ／Ｄコンバータの出力と変換出力と
の関係が成立するグラフとなれば増加方向と、減少方向
とを同時に満足させることができることになる。

このような特性を持たせるには次のようにすればよい。
なお、ここで説明するには１６ビットでは複雑にすぎる
ので、４ビットの場合について述べる。

第１０図に示すように、アドレスの下位３桁が０００，
００１，０１０，……，１１０，１１１というようなも
のであるとし、これらのアドレスに対応する変換出力デ
ータ（テーブルデータ）としてはそれぞれ０，５，１
０，１５，……，３０，３５というようなデータが予め
入っているものとする。

そして、４ビットのうちの最上位桁が「１」のとき（第
１１図参照）には入力データは「１０００」となってお
り、この入力データがＥＸＯＲ回路からなる切り換え回
路を通過したのちには「０００」というデータとなる。
そして、このときは上記第１０図に示したようにテーブ
ルデータの出力は「０」となる。

つまり、最上位桁が「１」のときには「０００，００
１，０１０，……，１１１」というアドレスに対して
は、それぞれ第１０図に示すようなテーブルデータ、即
ち５，１０，……，３５というようなテーブル出力とな
る。

これに対し、最上位桁が「０」のときは、入力データは
「００００」となり、ＥＸＯＲ回路を通った後にアドレ
スのデータは「１１１」となる。

このときのテーブルデータの出力は３５となる。

つまり、最上位桁が「１」のときにはテーブルデータは
第１０図に示すように０，５，１０，……，３５という
ように増加方向の出力データとなるのに対し、最上位桁
が「０」のときは入力データは「００００」となり、こ
の場合にはＥＸＯＲ回路の切り換え回路を通過した後に
はそのテーブルデータは３５，３０，２５，……，５，
０というように減少方向の出力データとなる。

このようにＥＸＯＲ回路を通すか通さないかでもってテ
ーブルデータの出力を増加方向にするか、あるいは逆に
減少方向にするかを設定することができる。

このようにＥＸＯＲ回路を通せば前記第７図に示したよ
うに減少方向と増加方向とが同時に存在するＳ／Ｄコン
バータ出力と変換出力との関係を実現することができ
る。本発明は、以上のような原理によっている。

つぎに、本発明の一実施例を第１図，第５図，第６図に
基づいて説明する。

第１図に示すように、シンクロ発信機１の三相の出力端
はそれぞれＳ／Ｄコンバータ２の入力端に接続されてい
る。

シンクロデータコンバータ２の出力端はＥＸＯＲ回路か
らなる極性切り換え回路７の入力端に接続されている。
そして、この極性切り換え回路７には極性判断回路８の
出力端が接続されており、この接続判断回路８の第２の
出力端は上記シンクロデジタルコンバータの出力と一緒
に上記極性切り換え回路７に入力するようになってい
る。

また、上記極性判断回路８の第１の入力端には極性有無
信号が入力されるようになっており、外部から極性の有
無を設定できるようになっている。そしてこの極性判断
回路８の第１の出力端からは極性信号が取り出せるよう
になっており、この極性信号は巻上機等のＡ・Ｂ二つの
ドラム同期運転における偏差信号用として用いられる。
即ち、Ａをマスターとし、Ｂをスレーブとした場合巻上
時にＡがＢより進んだ場合「＋」、ＡがＢより遅れてい
る場合「−」の極性を出力する。

さらに、上記極性切り換え回路７の出力端はゼロ調回路
９を介してＭＰＵ３とＲＡＭ４とにそれぞれ接続されて
いる。なお、上記ゼロ調回路９は必ずしも必要とはしな
いものであって、後に述べるように第８図，第９図に示
すようなＳ／Ｄコンバータ出力と変換出力との特性を得
るときに必要となってくるものである。

なお、上記ゼロ調回路は、たとえば第７図に示したよう
にＳ／Ｄコンバータ出力の増加方向あるいは減少方向の
開始する位置を任意の方向に動かすことができるもので
ある。

上記ＲＡＭ４は、上位テーブル４ａと下位テーブル４ｂ
とから構成されいて、上記上位テーブル４ａには４ビッ
トの信号が入力するようになっており、上記下位テーブ
ル４ｂには１２ビットの信号が入力するようになってい
る。

また、上記ＭＰＵ３の第１の出力端は上記上位テーブル
４ａに接続されており、上記ＭＰＵ３の第２の出力端は
下位テーブル４ｂに接続されている。そして、上記ＭＰ
Ｕ３からは、次に述べるスケール設定部５からの入力信
号がＭＰＵ３で処理されて上記上位、下位テーブル４
ａ、４ｂに入力されるようになっている。そして、上記
上位テーブル４ａと下位テーブル４ｂとの出力端からは
１６ビットの信号が出力されるようになっていて、それ
ぞれ加算器６に入力され、この加算器６で加算されて出
力データとして出力するようになっている。

上記スケール設定部５は、前記第２図に示すようにＳ／
Ｄコンバータ出力と変換出力との一次式の関係を示す傾
きを設定できるようになっていて、具体的にはたとえば
複数個のデジタルスイッチによって構成されている。

つぎに、以上のように構成されているシンクロ電機−デ
ジタル変換器のスケーリング回路の動作を説明する。

先ず、極性有無信号のあるなしによってＳ／Ｄコンバー
タ出力−変換出力特性が増加方向になるか、あるいは減
少方向になるかを設定できることを説明する。

第１図において極性有無信号が極性判断回路８に加えら
れないときには、第１１図に示すように入力データとし
ての最上位桁には「１」が入っていて、この場合には極
性切り換え回路７はそのままストレートに通過してＭＰ
Ｕ３、ＲＡＭ４等に加えられる。すなわち、この場合に
は第９図に示すようにテーブルデータ（変換出力）は０
から所定値に増加する方向の値となっている。

逆に、極性有無信号が加えられたときには極性判断回路
８が作用して入力データの最上位桁を「０」とする。す
ると、アドレスのデータは上記極性切り換え回路７を通
った時には反転（第１１図参照）し、そのためテーブル
データは大きい方から小さい方向（減少方向）へとな
る。したがって、この場合には第７図に示すように減少
方向と増加方向との特性が同時に存在することになる。

上記下位テーブル４ｂは２Ｋバイトの２個のＲＡＭから
なっていて、この下位テーブル４ｂには、第５図に示す
ように１２ビットからなる信号の出力がＲＡＭのアドレ
スの若番から順に０，０，１，１，２，２，……，１０
２３，１０２３というように、合計２０４８個のデータ
が格納されている。また、上位テーブル４ａも２Ｋバイ
トの２個のＲＡＭからなっており、第６図に示すよう
に、０，１０２４，２０４８，３０７２，４０９６，…
…，３０７２０，３１７４４と云うように３１個のデー
タが格納されている。

先ず、Ｓ／Ｄコンバータ２から１６ビットのデータが送
出され、そのうちの下位１２ビットは下位テーブル４ｂ
に供給され、残りの４ビットは上位テーブル４ａに供給
される。そして、たとえば下位テーブル４ｂに供給され
たデータが「１０００」であるとすると、この時には上
位テーブル４ａは無関係であって、下位テーブル４ｂか
ら「１０００」に対応する変換出力が出ていき加算器６
に加えられる。このとき上位テーブル４ａから出てくる
出力は「０」である。したがって上記加算器６からは出
力データとして「１０００」に対応したデータが出力さ
れる。

また、例えばＳ／Ｄコンバータ２の出力が「２５００」
であったとすると、Ｓ／Ｄコンバータ２からの１６ビッ
トデータのうちの４ビットによってまず上位テーブル４
ａの「２０４８」が格納されているアドレスが指定さ
れ、さらに下位テーブル４ｂの「４５２」に対応するア
ドレスが指定される。このように夫々のアドレスが指定
されて下位テーブル４ｂと上位テーブル４ａとからは夫
々「４５２」と「２０４８」とが加算器６へと送られ
る。そして、この加算器６で「４５２」と「２０４８」
とが加算されて「２５００」となり、出力データとして
出力されていく。

さらにまた、たとえばＳ／Ｄコンバータ２から「３２７
６６」に対応する１６ビットの出力が送出されたとする
と、Ｓ／Ｄコンバータ２からの１６ビットデータのうち
の４ビットによって上位テーブル４ａに対しては「３１
７４４」に対応するアドレスが指定され、かつ下位テー
ブル４ｂに対しては「１０２２」に対応するアドレスが
指定される。そして、上述と同様に上位テーブル４ａか
らは「３１７４４」に対応する出力データが加算器６に
送出され、下位テーブル４ｂからは「１０２２」に対応
するデータが加算器６に送出される。そしてこの加算器
６で「３１７４４」と「１０２２」との加算が行われて
出力データとして送出されていく。

このように下位テーブル４ｂには「０」から「１０２
３」までのデータが格納されており、上位テーブル４ａ
には「０」から「３１７４４」までのデータが１０２４
とびに格納されている。そして、Ｓ／Ｄコンバータ２か
ら出力されるデータが１０２４を単位として２０４８，
３０７２……というように１０２４上がるたびに、下位
テーブル４ｂに格納されている小さな値と組み合わされ
ると全体としては０から３２７６７までのすべての値を
ひとつおきにカバーすることができる。したがってこの
場合ではＲＡＭの使用数は下位テーブル４ｂとして使用
するときは２ＫバイトのＲＡＭが２個であり、上位テー
ブル４ａとして使用するＲＡＭは２Ｋバイトのものが２
個の合計４個の２ＫバイトのＲＡＭを使用することで済
せることができる。

さらにまた、ＲＡＭの使用個数がきわめて少ないのでテ
ーブル作成のための処理時間を短くすることができる。

〔効果〕

本発明によれば、メモリーとして使用するＲＡＭの数が
少なくて、処理時間をも少なくでき、極性有無信号によ
ってＳ／Ｄコンバータ出力−変換出力特性を任意に設定
することができる。

【図面の簡単な説明】

第１図は本発明のシンクロ電機−デジタル変換器のスケ
ーリング回路の一実施例を示すブロック図、第２図，第
３図，第４図は本発明の原理を説明するための図、第５
図，第６図は本発明のシンクロ電機−デジタル変換器の
スケーリング回路に用いるＲＡＭのマップ，第７図は本
発明のＳ／Ｄコンバータ出力−変換出力特性を示す図、
第８図及び第９図は本発明の別のＳ／Ｄコンバータ出力
−変換出力特性を示す図、第１０図及び第１１図は本発
明の別の原理を説明するための図である。 １…シンクロ発信器 ２…Ｓ／Ｄコンバータ、３…ＭＰＵ、 ４…ＲＡＭ、４ａ…上位テーブル、 ４ｂ…下位テーブル、５…スケール設定部、 ６…加算器。

Claims (1)

【特許請求の範囲】
1. 【請求項１】シンクロ電機の出力信号をデジタル信号に
   変換するシンクロデジタルコンバータを有し、このシン
   クロデジタルコンバータのシンクロデジタル出力と変換
   出力とが一次変換式の関係にあるシンクロ電機−デジタ
   ル変換器のスケーリング回路において、 上記シンクロデジタルコンバータから所定のビット数の
   信号を受ける制御部と、 この制御部からの出力信号を受ける上位テーブルと下位
   テーブルとからなるＲＡＭと、 この上位テーブルと下位テーブルとからの出力信号を夫
   々受けて加算を行う加算器と、 を具備し、所定の単位幅内のシンクロデジタル出力に対
   する変換出力を上記下位テーブルに入力し、上記所定の
   単位幅の桁が上る都度、上記上位テーブルからバイアス
   用の数値を引き出し、上記下位テーブルから引き出した
   数値にバイアス値を加えて出力するようにしたものであ
   って、 上記シンクロデジタルコンバータからの出力信号をＥＸ
   ＯＲ回路を介して上記制御部へ供給するか、このＥＸＯ
   Ｒ回路を介さずに供給するかを設定できるようにしたこ
   とを特徴とするシンクロ電機−デジタル変換器のスケー
   リング回路。