JPS581262A - メモリアドレス制御方式 - Google Patents
メモリアドレス制御方式Info
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- JPS581262A JPS581262A JP9993881A JP9993881A JPS581262A JP S581262 A JPS581262 A JP S581262A JP 9993881 A JP9993881 A JP 9993881A JP 9993881 A JP9993881 A JP 9993881A JP S581262 A JPS581262 A JP S581262A
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- address
- register
- input
- memory
- input register
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明社メモリアドレス制御方弐に関し、特に画像熟理
を行々う場合のように画像のＸＹ座標を指示する（Ｘ、
Ｙ）座標値からアクセス先のメモリのアドレス情報を得
ることができるようにしたメモリアドレス制御方式に関
する。
を行々う場合のように画像のＸＹ座標を指示する（Ｘ、
Ｙ）座標値からアクセス先のメモリのアドレス情報を得
ることができるようにしたメモリアドレス制御方式に関
する。
ＯＣＲ等におけるように、２次元の画像情報を読取〕そ
の処理を行なう装置ではこの画像情報をメモリに記憶す
る。この場合、メモリは、第１図に示す如く、通常連続
アドレス（第１図ではバイト単位でＯ，ｌ、２・・・と
連続アドレスを付与した例を示している。）Ｋよりアク
セスされる。ところが画儂兜履の場合Ｘは、情報をＸ−
ＹＯ２次元座標で取扱うことが非常に便利であシ、例え
ば領域ＡとＢとの距離を求めるような場合には、このよ
うな２次元のｘ−ｙｉ標でデータを取扱うことができれ
ば非常に便利である。
の処理を行なう装置ではこの画像情報をメモリに記憶す
る。この場合、メモリは、第１図に示す如く、通常連続
アドレス（第１図ではバイト単位でＯ，ｌ、２・・・と
連続アドレスを付与した例を示している。）Ｋよりアク
セスされる。ところが画儂兜履の場合Ｘは、情報をＸ−
ＹＯ２次元座標で取扱うことが非常に便利であシ、例え
ば領域ＡとＢとの距離を求めるような場合には、このよ
うな２次元のｘ−ｙｉ標でデータを取扱うことができれ
ば非常に便利である。
ところがメモリ１のアドレスは、前記の如く連□続した
１次元情報であるために従来はＸ・Ｙ座標が与えられる
と複雑な演算を行なってそのアクセス先のアドレスを計
算しなければならなかった。
１次元情報であるために従来はＸ・Ｙ座標が与えられる
と複雑な演算を行なってそのアクセス先のアドレスを計
算しなければならなかった。
したがって本発明では、２次元画像データの如きｘ、Ｙ
座標で指示されたアクセス先を極めて簡単に求めること
ができるメモリアドレス制御方式を提供することを目的
とするものである。そしてこのために本発明におけるメ
モリアドレス制御方式では、ｉｉｉ儂情報が入力される
メモリを有しこの画像情報の処理を行なうデータ処理装
置において、２次元座標のＸ座標値が入力されるＸレジ
スタと、２次元座標のＹ座標値が入力されるＸレジスタ
と、前記ＸレジスタおよびＸレジスタから入力されたア
ドレス情報の少なくとも一部をシフトさせるシフト手段
を具備したアドレス変換部を有することを特徴とする。
座標で指示されたアクセス先を極めて簡単に求めること
ができるメモリアドレス制御方式を提供することを目的
とするものである。そしてこのために本発明におけるメ
モリアドレス制御方式では、ｉｉｉ儂情報が入力される
メモリを有しこの画像情報の処理を行なうデータ処理装
置において、２次元座標のＸ座標値が入力されるＸレジ
スタと、２次元座標のＹ座標値が入力されるＸレジスタ
と、前記ＸレジスタおよびＸレジスタから入力されたア
ドレス情報の少なくとも一部をシフトさせるシフト手段
を具備したアドレス変換部を有することを特徴とする。
本発明の一実施例を詳述するに先立ち、第２図（イ）Ｋ
もとづき本発明の動作原理について説明する。
もとづき本発明の動作原理について説明する。
＠１図の如く、Ｙ方向に３２バイト、つ壕ヤ０〜２５５
のＹアドレスを有するメモリにおいて、Ｘ座標が１００
、 Ｙ座標が３０で示されるＡ点（１００５３０）に
対するアクセスが行なわれるとき、Ｘレジスタ３に−は
１００ノ２進数ｒ ０Ｉ１００１００Ｊを入力し、Ｘレ
ジスタ２には３０の２進数ｒ ０ＯＯＩＩＯＩＯＪを入
力するζそしてこれを第２図（イ）Ｋ示す如く、下位３
ビツトをシフトしてアドレスレジスタ４にセットする。
のＹアドレスを有するメモリにおいて、Ｘ座標が１００
、 Ｙ座標が３０で示されるＡ点（１００５３０）に
対するアクセスが行なわれるとき、Ｘレジスタ３に−は
１００ノ２進数ｒ ０Ｉ１００１００Ｊを入力し、Ｘレ
ジスタ２には３０の２進数ｒ ０ＯＯＩＩＯＩＯＪを入
力するζそしてこれを第２図（イ）Ｋ示す如く、下位３
ビツトをシフトしてアドレスレジスタ４にセットする。
このときアドレスレジスタ４の上位３ビツトは囮をつめ
る。かくしてアドレスレジスタ４にセットされたｒＯｃ
８３Ｊ（１６進）がアクセス先のアドレスとなシ、この
アドレスにより読出された８ビツトのデータのうち、前
記の如くシフトされた下位３ピツ）ｒｏｌｏＪの示すも
の、つまり２ビツト目が、前記Ａ点（１００，３０）の
データとなる。
る。かくしてアドレスレジスタ４にセットされたｒＯｃ
８３Ｊ（１６進）がアクセス先のアドレスとなシ、この
アドレスにより読出された８ビツトのデータのうち、前
記の如くシフトされた下位３ピツ）ｒｏｌｏＪの示すも
の、つまり２ビツト目が、前記Ａ点（１００，３０）の
データとなる。
勿論、画像情報の処理に際しては、前記の如く２次元座
標データのみを必要とする４のではなく、メモリ１に辞
書を格納した〕あるいは作業用のワークエリアを必要と
するため、通常のように１次元のアドレス情報でアクセ
スすることも多い。したがってそのような場合には、第
２図（ロ）に示す如く、シフトせずにそのｔｔアドレス
レジスタ４にセットすることが必要に１にる。
標データのみを必要とする４のではなく、メモリ１に辞
書を格納した〕あるいは作業用のワークエリアを必要と
するため、通常のように１次元のアドレス情報でアクセ
スすることも多い。したがってそのような場合には、第
２図（ロ）に示す如く、シフトせずにそのｔｔアドレス
レジスタ４にセットすることが必要に１にる。
また、Ｙ座標をバイト数で指定する場合もあ〕、このよ
うな場合には、第２図Ｂ）Ｋ示す如く、Ｘレジスタ２に
は上位３ビツトが常に欧あシ、これを考慮する必要がな
いことがある。このような場合には、第２図（ハ）に示
す如く、Ｘレジスタ２からは下位５ビツトのみ管その１
１出力し、Ｘレジスタ３にセットされた座標データを下
位側に３ビツトシフトすれば、アクセス先のバイトアド
レＸ −１）Ｅ得られる。
うな場合には、第２図Ｂ）Ｋ示す如く、Ｘレジスタ２に
は上位３ビツトが常に欧あシ、これを考慮する必要がな
いことがある。このような場合には、第２図（ハ）に示
す如く、Ｘレジスタ２からは下位５ビツトのみ管その１
１出力し、Ｘレジスタ３にセットされた座標データを下
位側に３ビツトシフトすれば、アクセス先のバイトアド
レＸ −１）Ｅ得られる。
次に本発明の一実施例を第３図および第４図にもとづき
詳述する。
詳述する。
第３図は本発明の一実施例構成を示し％＠４図０）、（
ロ）はそのアドレス変換部に使用される変換回路の１例
である。
ロ）はそのアドレス変換部に使用される変換回路の１例
である。
図中、他と同符号部は同一部分を示し、ｌｏはアドレス
変換処理装置、１１はプロセッサ、１２はアドレス変換
部、１３はＹアドレス入力レジスタ、１４はＸアドレス
入力レジスタ％１５は選択指示レジスタである。
変換処理装置、１１はプロセッサ、１２はアドレス変換
部、１３はＹアドレス入力レジスタ、１４はＸアドレス
入力レジスタ％１５は選択指示レジスタである。
アドレス変換処理装置ｌＯは、プロセッサ１１から出力
された、メモリｌにアクセスする丸めのアドレスを、第
２図ヒ）〜ｆ−＋ＩＩＣ示すように選択的に変換するも
のであって、アドレス変換部１２、Ｙアドレス入力レジ
スタ１３、Ｘアドレス入力レジ２７１４％選択指示レジ
スタ１５等を有している。
された、メモリｌにアクセスする丸めのアドレスを、第
２図ヒ）〜ｆ−＋ＩＩＣ示すように選択的に変換するも
のであって、アドレス変換部１２、Ｙアドレス入力レジ
スタ１３、Ｘアドレス入力レジ２７１４％選択指示レジ
スタ１５等を有している。
アドレス変換部１２は、Ｙアドレス入力レジスタ１３お
よびＸアドレス入力レジスタ１４に入力されたアドレス
を、ｊｌＮ２図（イ）、（ロ）、Ｃ→に示す如く、全体
をシフトした）、そのｔま出力した夛、あるいは部分的
にシフトするように選択的に変換出力するものであシ、
選択指示レジスタ１５から伝達される選択信号によシそ
の動作状態が制御されるｅこのアドレス変換部１２は、
例えば第４図０）、（→に示す如き、第１アドレス変換
回路１６および第２アドレス変換回路１７が設けられて
いる。
よびＸアドレス入力レジスタ１４に入力されたアドレス
を、ｊｌＮ２図（イ）、（ロ）、Ｃ→に示す如く、全体
をシフトした）、そのｔま出力した夛、あるいは部分的
にシフトするように選択的に変換出力するものであシ、
選択指示レジスタ１５から伝達される選択信号によシそ
の動作状態が制御されるｅこのアドレス変換部１２は、
例えば第４図０）、（→に示す如き、第１アドレス変換
回路１６および第２アドレス変換回路１７が設けられて
いる。
第４図（イ）に示す第１アドレス変換回路１６は、第２
図０）および（ロ）に示す動作を選択的に行なうもので
あ〕、Ｙ入力レジスタ２−１．Ｘ入力レジスタ３−１、
制御信号入力レジスタ１８、インバータ１９、アンド回
路２０−０ないし２０−１５、アンド回路２１−０ない
し２１−１２ 、オア回路２２−Ｏないし２２−１１等
を有する。
図０）および（ロ）に示す動作を選択的に行なうもので
あ〕、Ｙ入力レジスタ２−１．Ｘ入力レジスタ３−１、
制御信号入力レジスタ１８、インバータ１９、アンド回
路２０−０ないし２０−１５、アンド回路２１−０ない
し２１−１２ 、オア回路２２−Ｏないし２２−１１等
を有する。
また、第４図（ロ）Ｋ示す第２アドレス変換回路１７社
、第２図（ロ）およびｆ→に示す動作を選択的に行なう
ものであ夛、Ｙ入力レジスタ２−２、Ｘ入力レジスタ３
−２、制御信号入力レジスタ２３、インバータ２４、ア
ンド回路２５−０ないし２５−１０、アンド回路２６−
０ないし２６−７、オア回路２７−Ｏないし２７−７等
を有する。
、第２図（ロ）およびｆ→に示す動作を選択的に行なう
ものであ夛、Ｙ入力レジスタ２−２、Ｘ入力レジスタ３
−２、制御信号入力レジスタ２３、インバータ２４、ア
ンド回路２５−０ないし２５−１０、アンド回路２６−
０ないし２６−７、オア回路２７−Ｏないし２７−７等
を有する。
（１） 次に第４図０）に示す、第１アドレス変換回
路１６の動作について説明する。
路１６の動作について説明する。
いま制御信号入力レジスタ１８に選択指示レジスタ１５
から伝達された［Ｕを入力するとき、インバータ１９は
朗を出力し、アンド回路２゜−０ないし２０−１５をオ
フ状態にし、かわシにアンド回路２１−０ないし２１−
１２がオン状態になる。したがってＸアドレス入力レジ
スタ１３かも入力された、Ｙ入力レジスタ２−１の第０
誉目〜第２１１目の下位３ビツトの信号は出力されず、
第４誉目〜第７番目の各ビット信号がアンド回路２１−
Ｏ〜２１−４を経由してオア回路２２−、Ｏないし２２
−４に伝達されて出力される。そしてＸアドレス入力レ
ジスタ１４から伝達され九Ｘ入力レジスタ３−１の第０
誉目〜第７番目の各ビット信号はアンド回路２１−５〜
２１−１２を゛経由してオア回路２２−Ｓ〜２２−１２
に伝達され、これらのオア回路から出力されるととＫな
る。そしてこのアドレス信号にメモリｌがアクセスされ
、データのリード・ライトが行なわれる。
から伝達された［Ｕを入力するとき、インバータ１９は
朗を出力し、アンド回路２゜−０ないし２０−１５をオ
フ状態にし、かわシにアンド回路２１−０ないし２１−
１２がオン状態になる。したがってＸアドレス入力レジ
スタ１３かも入力された、Ｙ入力レジスタ２−１の第０
誉目〜第２１１目の下位３ビツトの信号は出力されず、
第４誉目〜第７番目の各ビット信号がアンド回路２１−
Ｏ〜２１−４を経由してオア回路２２−、Ｏないし２２
−４に伝達されて出力される。そしてＸアドレス入力レ
ジスタ１４から伝達され九Ｘ入力レジスタ３−１の第０
誉目〜第７番目の各ビット信号はアンド回路２１−５〜
２１−１２を゛経由してオア回路２２−Ｓ〜２２−１２
に伝達され、これらのオア回路から出力されるととＫな
る。そしてこのアドレス信号にメモリｌがアクセスされ
、データのリード・ライトが行なわれる。
しかしながら制御信号入力レジスタ１８に囮を入力する
と、インバータ１９は［１に出力しアンド回路２０−Ｏ
〜２０−１５はオン状態になるが、アンド回路２１−０
〜２１−１２がオフ状態となる。これによ〕今度はＹ入
力レジスタ２−１およびＸ入力レジスタ３− Ｉ Ｋ−
にツトされたビット信号は、それぞれアンド回路２〇−
〇〜２Ｇ−１５を経由して出力されることになる。この
ようにして制御信号入力レジスタ１８に田をセットした
ときは、第２図（イ）に示す動作状態で制御することが
でき、また圏をセットしたとき第２図（ロ）Ｋ示す動作
状態で制御することができる。
と、インバータ１９は［１に出力しアンド回路２０−Ｏ
〜２０−１５はオン状態になるが、アンド回路２１−０
〜２１−１２がオフ状態となる。これによ〕今度はＹ入
力レジスタ２−１およびＸ入力レジスタ３− Ｉ Ｋ−
にツトされたビット信号は、それぞれアンド回路２〇−
〇〜２Ｇ−１５を経由して出力されることになる。この
ようにして制御信号入力レジスタ１８に田をセットした
ときは、第２図（イ）に示す動作状態で制御することが
でき、また圏をセットしたとき第２図（ロ）Ｋ示す動作
状態で制御することができる。
体） さらに第４図←）に示す第２アドレス変換回路１
７の動作にりいて説明する。
７の動作にりいて説明する。
いま制御信号入力レジスタ２３に「Ｕを入力するとを、
インバータ２４は四を出方し、アンド回路２５−Ｏ〜２
５−１０はオフ状態となり、かわ）にアンド回路２６−
〇〜２６−７がオン状態となる。し九がりてＹ入力レジ
スタ２−２０第５番目〜第７番目の各ビット信号は出方
されない。そしてＸ入力レジスタ３−２の第０誉目〜第
７番目の各ビット信号は、アンド回路２６−Ｏ〜２６−
７を経由したオア回路２７−〇〜２７−７に伝達され、
これらのオア回路から出力される。
インバータ２４は四を出方し、アンド回路２５−Ｏ〜２
５−１０はオフ状態となり、かわ）にアンド回路２６−
〇〜２６−７がオン状態となる。し九がりてＹ入力レジ
スタ２−２０第５番目〜第７番目の各ビット信号は出方
されない。そしてＸ入力レジスタ３−２の第０誉目〜第
７番目の各ビット信号は、アンド回路２６−Ｏ〜２６−
７を経由したオア回路２７−〇〜２７−７に伝達され、
これらのオア回路から出力される。
しかし制御信号入力レジスタ２３に一人力されると、イ
ンバータ２４は「１含出力しアンド回路２５−Ｏ〜２５
−１０はオン状態とな〕、逆にアンド回路２６−０〜２
６−７はオフ状態となる。これによシ今度はＹ入力レジ
スタ２−２およびＸ入力レジスタ３−２に＊ットされた
ビット信号はそのｔｔで、あるいはアンド回路２５−０
〜２５−１０を経由して出方されることになる。このよ
うくして制御信号入力レジスタ２３ Ｋ ｒＬＩｔ−セ
ットし九ときは第２図（ハ）に示す動作状態で制御する
ことができ、オ九Ｎを４ツトしたときは第２図（ロ）に
示す動作状態で制御することができる。
ンバータ２４は「１含出力しアンド回路２５−Ｏ〜２５
−１０はオン状態とな〕、逆にアンド回路２６−０〜２
６−７はオフ状態となる。これによシ今度はＹ入力レジ
スタ２−２およびＸ入力レジスタ３−２に＊ットされた
ビット信号はそのｔｔで、あるいはアンド回路２５−０
〜２５−１０を経由して出方されることになる。このよ
うくして制御信号入力レジスタ２３ Ｋ ｒＬＩｔ−セ
ットし九ときは第２図（ハ）に示す動作状態で制御する
ことができ、オ九Ｎを４ツトしたときは第２図（ロ）に
示す動作状態で制御することができる。
したがってプ鑓セッｔ１１から例えば２ビツトの変換信
号Ｃを出力し、その一方のビットで第１アドレス変換回
路１６あるｈは＃！２アドレス変換回路１７ｔ−選択し
、他の１ビツトで動作状態を第２図（ロ）のスルー状態
にするが、それとも第２図ｆｔ））あるいは（ハ）のシ
フト状態にするがを指示するととによシ、前記の如きア
ドレス変換を任意に選択することができる。
号Ｃを出力し、その一方のビットで第１アドレス変換回
路１６あるｈは＃！２アドレス変換回路１７ｔ−選択し
、他の１ビツトで動作状態を第２図（ロ）のスルー状態
にするが、それとも第２図ｆｔ））あるいは（ハ）のシ
フト状態にするがを指示するととによシ、前記の如きア
ドレス変換を任意に選択することができる。
以上説明の如く本発明によれば、データ処理に際し、メ
そすｌをＸ−Ｙ座標情報でアクセスすることもあ冷いは
通常のアドレス情報で制御することも、あるいはバイト
アドレスで制御すると１４可能となるので、特に画像情
報を処理する場合に非常に高速にデータ処理を行なうこ
とができる。
そすｌをＸ−Ｙ座標情報でアクセスすることもあ冷いは
通常のアドレス情報で制御することも、あるいはバイト
アドレスで制御すると１４可能となるので、特に画像情
報を処理する場合に非常に高速にデータ処理を行なうこ
とができる。
第１図は画像鵬理を行うときのメモリの説明図、第２図
は本発明の詳細な説明図、第３図は本発明の一実施例構
成図、第４図（イ）、（ロ）は本発明におけるアドレス
変換回路の１例である。 図中、１はメモリ、１０はアドレス変換処理装置、ｌｌ
はプロセッサ、１２はアドレス変換部、１３はＹアドレ
ス入力レジスタ、１４はＸアドレス入力レジスタ、１Ｂ
は選択指示レジスタをそれぞれ示す。 特許出願人 富士通株式会社 代理人 弁理士 山谷晧榮
は本発明の詳細な説明図、第３図は本発明の一実施例構
成図、第４図（イ）、（ロ）は本発明におけるアドレス
変換回路の１例である。 図中、１はメモリ、１０はアドレス変換処理装置、ｌｌ
はプロセッサ、１２はアドレス変換部、１３はＹアドレ
ス入力レジスタ、１４はＸアドレス入力レジスタ、１Ｂ
は選択指示レジスタをそれぞれ示す。 特許出願人 富士通株式会社 代理人 弁理士 山谷晧榮
Claims (2)
- （１） 画像情報が入力されるメモリを有しこの画像
情報の処理を行なうデータ処理装置において、２次元座
標のＸ座標値が入力されるＸレジスタと、２次元座標の
Ｙ座標値が入力されるＸレジスタと、前記Ｘレジスタお
よびＸレジスタから入力されたアドレス情報の少なくと
も一部をシフトさせるシフト手段管具備したアドレス変
換部を有することを特徴とするメモリアドレス制御方式
。 - （２）アドレス変換部に対する制御指示信号発生手段を
有し、この制御指示信号にもとづき前記シフト手段を制
御して、入力アドレス情報の少なくとも一部のシフトの
有無を選択制御するようにしたことを特徴とする特許請
求の範囲第（１）項記載のメモリアドレス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9993881A JPS581262A (ja) | 1981-06-27 | 1981-06-27 | メモリアドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9993881A JPS581262A (ja) | 1981-06-27 | 1981-06-27 | メモリアドレス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS581262A true JPS581262A (ja) | 1983-01-06 |
| JPS6150360B2 JPS6150360B2 (ja) | 1986-11-04 |
Family
ID=14260650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9993881A Granted JPS581262A (ja) | 1981-06-27 | 1981-06-27 | メモリアドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581262A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60122441A (ja) * | 1983-12-07 | 1985-06-29 | Fujitsu Ltd | メモリアクセス方式 |
| JPS62251976A (ja) * | 1986-04-25 | 1987-11-02 | Nec Corp | 画像記憶装置 |
| JPS636645A (ja) * | 1986-06-27 | 1988-01-12 | Nec Corp | 二次元メモリアドレスアサイン方式 |
| JPH04257982A (ja) * | 1991-02-13 | 1992-09-14 | Matsushita Electric Ind Co Ltd | アドレス生成装置 |
-
1981
- 1981-06-27 JP JP9993881A patent/JPS581262A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60122441A (ja) * | 1983-12-07 | 1985-06-29 | Fujitsu Ltd | メモリアクセス方式 |
| JPS62251976A (ja) * | 1986-04-25 | 1987-11-02 | Nec Corp | 画像記憶装置 |
| JPH0766438B2 (ja) * | 1986-04-25 | 1995-07-19 | 日本電気株式会社 | 画像記憶装置 |
| JPS636645A (ja) * | 1986-06-27 | 1988-01-12 | Nec Corp | 二次元メモリアドレスアサイン方式 |
| JPH04257982A (ja) * | 1991-02-13 | 1992-09-14 | Matsushita Electric Ind Co Ltd | アドレス生成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6150360B2 (ja) | 1986-11-04 |
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