JPS6254374A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、撮像素子からの画像信号をスライスして２
値化信号とし、この２値化信号を画像メモリに書き込み
を行う画像処理装置に関するものである。

〔従来の技術〕

第３図は従来の画像処理装置に使用されている画像メモ
リと画像との対応を、Ｘ　、　Ｙｆｆｌ標とも２５６ド
ツトで構成されている場合を示す図である。図において
、画像メモリのアドレスは８ビツトで構成したために、
メモリアドレスはＯ番地から８１９１番地となる。

第４図は、ｄｆＪ３図のようなメモリ構成を持ち。

４種類の２値化信号を画像メモリに４＠込む画像処理装
置を示すブロック構成図である。図において、１は画像
処理のための諸演算と他の回路の制御を行う演算側＠１
８１１Ｋ、２はカメラ、３〜６はカメラ２の画像信号を
２値化信号に変換する２値化回路、７〜１０はシリアル
に出力される２値化信号をパラレルに変換するシリアル
／パラレル変換回路、１１〜１４は各々第３図に示すメ
モリ構成を持った画像メモリ、１５〜１８はどの２値化
レベルの画像メモリを取り出すかを制御するゲート回路
である。

次に、上記第４図に示す従来の画像処理装置の動作につ
いて説明する。各画像メモリ１１〜１４に書込みを行う
時は、カメラ２によって取り込まれる画像信号は、あら
かじめ演算制御部１によつて異なる２値化レベルｌこ設
定されている各２値化回路３〜６１こより２値化は号に
変換する。この２値化は号はシリアルデータであるため
、各シリアル／パラレル回路７〜１０１こよりノ々ラレ
ルデータに変換される。図示しない他のモジュールから
画像処理要求を受けた演算制御部１は、カメラ２と同期
をとりながら各画１象メモリ１１〜１４４こ対し：替込
み１号とアドレスを発生し、ノへ°ラレル画１寮データ
を順次ζこ香き込んで行く。このようにして、１而像デ
ータの薯き込みを１１１１ｊ面分終了した時０こは。

異なる２値化レベルでの画像データが、この例の場合に
２種類作られることζこなる。

次いで、画像データを読出し処理する場合は、最初に処
理すべき２値化レベルでの画像データが。

例えば画像メモＩＪ　１１　ｔこ格納されている時、演
算制御部１は読出し信号とアドレスを発生し、同時にゲ
ート回路１５を開き、画像メモリ１１内のデータを演算
制御部１内ｌこ読込み処理を行（／Ａ、順次ｌこ必要に
応じて各ゲート回路１５〜１８を切り換えて処理をして
行（。

〔発明が解決しようとする問題点〕

上記のような従来の画像処理装置は以上のように溝ｌヌ
されているので、被認識対象物の形状を判ｌ析したり、
相関演算により位１検出等を行う際に。

実処理の中で堰り出した画像メモリの内容を、シフト処
理をしてから本来の処理を行うことが多く、このため、
非常に処理時間がかかるという問題点があった。

この発明は、かかる問題点を解決するためｔこなされた
もので、多値同時取込みができると共ｌこ。

画像データのシフト処理をなくシ、処理速度の短縮がで
きる画像処理装置を得ることを目的とする。

〔問題点を解決するための手段〕

Ｃの発明に係る画像処理装置は、Ｉ画像メモリを三次元
的なメモリｌこ（４成して１ドツト、１アドレスとし、
複数の２値化回路の出力を各アドレスのビットに対応さ
せた構成としたものである。

〔作用〕

この発明の画像処理装置においては、画像メモリ）ｇ：
１ドツト、１アドレスの構成とし、ｌアドレスに複数の
ビットを持たせ、異なる２値化レベルでの画像データを
対応するビットに４ｙ！込むことにより、処理内の無駄
な演算をなくシ、処理速度を短縮し、また、同時に多値
レベルの画像データを取り込むことができるようにする
。

〔実施例〕

第１図はこの発明の一実施例である画像処理装置ｎにお
けるメモリ構成を示す図である。図において、Ｘ、Ｙｆ
ｆｌ標とも２５６ドツトで１アドレス４ビツトで構成さ
れており、この場合、４種類の２値化レベルでの画像デ
ータを記憶することができる。

第２図は、第１図の画像処理装置を示すブロック構成図
で、各符号１〜６は上記第４図に示す従来装置と同一の
ものである。図において、１９は各２値化回路３〜６の
出力を一時記憶するレジスタ、２０は第１図に示すよう
なメモリ構成を持つ画像メモリ、２１は要求する２匝化
レベルでの画像データを選択出力するマスク回路である
。

次に、上記第２図に示すこの発明の一実施例である画像
処理装置の動作について説明する。画像の取込みについ
ては、演算制御部１．カメラ２゜各２値化回路３〜６は
同一の動作を行い、レジスタ１９は各２値化回路３〜６
の出力を一時記憶して画像メモＩＪ　２０に送る。この
時、２値化回路３の出力は画１象メモリ２０のＯビット
に書き込まれ。

２値化回路４の出力は１ビツトに書き込まれる。

このようにして、一画面分の画像データの書き込みが終
了した時、画像メモＩＪ　２０の各ビットごとに２値化
レベルの同一の画像データが書き込まれることになる。

画像データの読出し処理を行う場合は、演算制御部ｌは
、まず、処理すべき２値化レベルに対応したビットをマ
スク回路２１に知らせ、必要なビットのみを出力させ、
演算制御部ｌに取込み処理を行う。

〔発明の効果〕

この発明は以上説明したとおり、画像処理装置において
、画像メモリを１ドツト、１アドレスの構成とし、１ア
ドレスに複数のビットを持たせ、異なる２値化レベルで
の画像データを対応するビットに書き込むように構成し
たので１画像処理の演算中のシフト処理等の無駄な演算
をなくシ、処理速度を短縮でき、また、同時に多値レベ
ルの画像データを取り込むため、画像データを取込み終
了したならば、画像処理中の次の認識対象物を持って未
ることができ、認識対象物を搬送する搬送装置による搬
送時間、及び搬送装置により誘発されるカメラ固定台の
振動がおさまるまでに画像処理を行えば良く、より一層
処理時間が短縮できるなどの優れた効果を奏するもので
ある。

【図面の簡単な説明】

第１図はこの発明の一実施例であるｉ１！ｉｉ［象処理
装置におけるメモリ構成を示す図、第２図は、第１図の
画像処４畏詮を示すブロック溝成図、４３図は従来の画
像処理装置に使用されている画像メモリと画像との対応
を、Ｘ、Ｙ座標とも２５６ドツトで構成されている場合
を示す図、第４図は、第３図のようなメモリ構成を持ち
、４８類の２値化信号を画１３！メモリに書き込むｌＩ
！ｊ１宋処理装謹を示すブロック購成図である。 図において、１・・・演算制御部、２・・・カメラ、３
〜６・・・２値化回路、７〜１０・・・シリアル／パラ
レル変換回路、１１〜１４．１９・・・レジスタ、２０
・・・画像メモリ、２１・・・マスク回路である。 なお、各図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 座標空間に理論的に対応したアドレスを持つた画像メモ
   リと、複数の２値化回路とを備え、この複数の２値化回
   路により２値化された画像信号と前記画像メモリのビッ
   トとを対応させて三次元的にメモリを構成し、複数の２
   値化信号を同時に前記画像メモリに書き込みを行うこと
   を特徴とする画像処理装置。