JP2838556B2 - 画像処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像処理装置に係り、特に、細線化処理され
たラスタデータを処理してベクタデータを得る画像処理
装置に関する。

〔従来の技術〕

従来スキャナ等で画像処理装置に入力されたデータ
は、二値化され各画素の背景ビットとして、画像メモリ
に格納される。次いで細線化処理の前処理として、背景
ビットが芯線ビットにコピーされ、コピーされた芯線ビ
ットに対して細線化処理が行われる。第10図は、スキャ
ナで入力され２値化された第９図の画像に細線化処理が
行われた結果を示し、×印は背景ビットが１で芯線ビッ
トが０、○印は背景ビットが１で芯線ビットも１である
ことをそれぞれ表している。

細線化処理とは、ラスタデータで与えられた画像に対
し、中心線に位置するデータのみを抽出する処理であ
る。線追跡処理とは、第10図に示されるような２値デー
タについて、芯線ビットを追跡してその始点座標、終点
座標、および折点座標を求める処理である。

以下、線追跡処理を従来の技術により説明する。細線
化処理により得られた芯線ビットを含む画像メモリがス
キャンされ、最初に見出された芯線ビットを含む画素Po
を、まず基点として処理が開始される。第３図は画像メ
モリのデータ構成を示し、図において、基点となる前記
画素Poの芯線ビットを8Bとすると、次に追跡する方向の
候補としては、第４図に示されるように０〜７の８方向
が存在する。この中から追跡されるべき方向の画素を決
定する条件は、その画素の 芯線ビット＝1,かつ消去ビット＝0, である。消去ビットは線追跡方向が決定された後、基点
が当該方向に移動され、移動後の基点に関して再び、線
追跡処理が行われる際、先の基点に追跡方向が後戻りし
ないよう、先の基点にセットされるものである。

第12図に基点の一つの方向について追跡方向を決定す
る処理フローを示す。第12図に示された手順はある基点
の一つの方向について追跡方向かそうでないかを判定す
るものであり、当該基点からの追跡方法を決定するに
は、図の手順の処理を８方向（８個の画素）について行
う必要があった。この手順により画素Poより追跡を開始
して画素P₁で複数の追跡方向が見出されるまでが、一つ
の線追跡処理である。複数の追跡方向が見出された画素
P₁では、その画素の分岐ビットに１がセットされるが、
逆側からの線追跡処理が終了していないので、消去ビッ
トは０のままにしておかれる。第12図に示されたＸアド
レス、Ｙアドレスは基点画素に対して方向Ｎに隣接する
画素のアドレスであり、画素データとは、当該アドレス
の画素のデータ（背景ビット、芯線ビット、分岐ビッ
ト、消去ビット）である。

〔発明が解決しようとする課題〕

前記従来技術においては、基点に対して一つの方向ご
とに、その方向の画素のアドレスが指定され、その画素
のデータが読み出されて処理が行われていたため、線追
跡処理に時間がかかった。

本発明の課題は、スキャナ等により入力された画像デ
ータに対する線認識処理時間を短くするために、線追跡
処理時間を短縮するにある。

〔課題を解決するための手段〕

前記の課題は、画像のラスタデータを記憶する画像メ
モリと、該画像メモリに接続して設けられ該画像メモリ
に格納されたデータを演算してベクタデータを出力する
演算装置と、を含んでなる画像処理装置において、前記
画像メモリは、各画素の、少なくとも、芯線ビット、分
岐ビット、及び消去ビットを記憶するものであり、前記
演算装置は、前記画像メモリに接続して設けられ基点と
して設定された画素に隣接する画素のデータを記憶する
ビットデータ記憶手段と、該ビットデータ記憶手段に接
続して設けられ前記ビットデータ記憶手段に記憶された
ビットデータを演算する演算手段と、前記演算手段及び
前記画像メモリに接続され、前記演算手段の演算結果を
判定する処理手段と、を含んでいるものとすることによ
り、達成される。

〔作用〕

線追跡処理開始の基点となる画素が設定されると、演
算装置は該画素に隣接する８個の画素のアドレスを順次
指定し、指定されたアドレスの画素のテーダを、ビット
データ記憶手段に、順次、格納記憶させる。基点に設定
された画素に隣接する８個の画素のデータがビットデー
タ記憶手段に記憶されると、ビットデータ記憶手段に接
続された演算手段が、前記ビットデータ記憶手段に記憶
された８個の画素データを８ビットのデータとして演算
し、演算結果を８ビットのデータとして処理手段に出力
する。処理手段は入力される８ビットのデータにより、
線追跡方向８個の画素につき同時に判定する。

〔実施例〕

本願発明は線追跡処理を高速化するためにソフトウエ
アで処理されていた演算をハードウエアによる演算にお
きかえたものである。線追跡方向の決定をハードウエア
による演算におきかえるために、画像メモリに記憶され
ているデータ（芯線ビット、消去ビット、分岐ビット）
をその状態で使用するのでなく、一旦、他の記憶手段に
格納したのちデータ間の排他的論理和演算をハードウエ
アにより、行い、追跡方向を抽出するものである。

基点に隣接するある画素が線追跡方向であるかどうか
は、当該画素の芯線ビットと消去ビットの組合せで定ま
り、その組合せは、次の表に示される４通りがある。芯
線ビットがＢ、消去ビットがＤで表わされている。

芯線ビットが存在しない場合は、消去ビットはセット
されないので、No.1のケースは存在しない。この表でＢ
とＤの排他的論理和演算が行われると、No.1とNo.2の場
合のみが真になる。No.1は存在しないから、No.2のみが
真となり追跡方向が抽出される。

以下、本発明に係る画像処理装置の一実施例を第１図
を参照して説明する。図に示す画像処理装置は、制御装
置２と、該制御装置２に接続された画像メモリ３と、該
画像メモリ３及び前記制御装置２にそれぞれ接続された
ビットデータ記憶手段である、芯線シフトレジスタ４、
分岐シフトレジスタ５、消去シフトレジスタ６と、該消
去シフトレジスタ６及び芯線シフトレジスタ４に接続さ
れた演算手段である第１の演算器８と、該第１の演算器
の出力側および前記分岐シフトレジスタ５に接続された
演算手段である第２の演算器７と、前記制御装置２、画
像メモリ３、第１及び第２の演算器8,7の出力側に接続
された処理手段である処理装置１と、を含んで構成され
ている。尚、画像メモリ３への入力手段、処理装置１か
らの出力手段は従来、知られている技術であるので図示
ならびに説明は省略した。

画像メモリ３は画像情報を各画像ごとに分割して格納
しており、それぞれの画素のデータは第２図に示される
ように背景ビット、芯線ビット、分岐ビット、消去ビッ
トを含んでいる。第３図は画像メモリ３のデータの構成
を示し、各画素の位置はＸアドレス、Ｙアドレスで規定
される。

前記構成の装置において、画像メモリ３に格納された
データが細線化処理を終了し、線追跡処理が行われる段
階の動作を説明する。制御装置２は、細線化処理により
得られた芯線ビットを含む画像メモリをスキャンし、最
初に見出された芯線ビットを含む画素を基点とする。第
４図に示される画素８を設定された基点とすると、線追
跡処理は画素８に隣接する画素０〜７について行われ
る。基点になる画素８が設定されると、その画素のアド
レス（基点アドレス）が制御装置２内のＸアドレスレジ
スタ、Ｙアドレスレジスタにセットされる。次いで、制
御装置２は、基点画素８と隣接する各画素のＸ方向、Ｙ
方向の座標値を差をＸオフセットアドレス、Ｙオフセッ
トアドレスとして次に示すように、順次出力する。Ｘオ
フセットアドレスをX_OFF、ＹオフセットアドレスをY_OFF
とする。

方向０ X_OFF＝１ Y_OFF＝０ 方向１ X_OFF＝１ Y_OFF＝１ 方向２ X_OFF＝０ Y_OFF＝１ 方向３ X_OFF＝−１ Y_OFF＝１ 方向４ X_OFF＝−１ Y_OFF＝０ 方向５ X_OFF＝−１ Y_OFF＝−１ 方向６ X_OFF＝０ Y_OFF＝−１ 方向７ X_OFF＝１ Y_OFF＝−１ 方向８ X_OFF＝０ Y_OFF＝０ 方向０〜７は、第４図における画素０〜７に対応して
いる。制御装置２は、出力されたX_OFF,Y_OFFを前記Ｘア
ドレスレジスタ,Yアドレスレジスタに格納されている基
点アドレスに加算し、隣接画素０〜７のX,Yアドレスを
順次求める。制御装置２は求められたX,Yアドレス12,13
に規定される画素の芯線ビット、分岐ビッド、消去ビッ
トを順次読み出し、それぞれ芯線シフトレジスタ４、分
岐シフトレジスタ５、消去シフトレジスタ６に順次格納
する。この時、制御装置２は芯線シフトレジスタ４、分
岐シフトレジスタ５、消去シフトレジスタ６に対しシフ
トクロック14を与える。

方向７の画素のデータが格納されると、芯線シフトレ
ジスタ４、分岐シフトレジスタ５、消去シフトレジスタ
６には、第５図に示されるように各方向のデータが格納
される。

芯線シフトレジスタ４、分岐シフトレジスタ、消去シ
フトレジスタ６へのデータの格納が終了すると、第１の
演算器８は、芯線シフトレジスタ４、消去シフトレジス
タ６に格納されているデータN_b,N_dをそれぞれ８ビット
のデータとして用いて X_N＝N_bN_d （Ｎ＝０〜７） の演算を一動作で行い、演算結果を第６図に示される形
で出力する。第２の演算器７は分岐シフトレジスタ５に
格納されているデータN_Cと前記第１の演算器８の演算結
果X_N（Ｎ＝０〜７）を同様に８ビットのデータとして用
いて Y_N＝X_NN_C （Ｎ＝０〜７） の演算を一動作で行い、演算結果を第７図に示す形で出
力する。記号は排他的論理和を示す。

処理装置１は、入力される第１の演算器８の出力を見
てどのビットが真であるかを判断し、線追跡方向を決定
する。第２の演算器７の出力Y_Nは、第１の演算器７の出
力と分岐ビットの排他的論理和で、処理装置１は線追跡
処理で当該画素が分岐点と判断されてセットされた分岐
点情報（分岐ビット）をもとに、今回の線追跡方向のう
ちのどれが分岐点であるかを求める。

処理装置１は、線追跡方向を決定したのち（追跡方向
がない場合も）基点画素のデータの消去ビットに１をセ
ットし、複数の追跡方向が存在する場合は消去ビットで
なく、分岐ビットに１をセットする。そのため、画像メ
モリ３から、基点画素８のデータを読み込み、当該ビッ
トに１を論理和し、書き込みデータとして画像メモリ３
にセットする。次いで処理装置１は決定した追跡方向の
X,Yアドレスを制御装置２に出力し、そのアドレスが新
たな基点のアドレスとしてＸアドレスレジスタ、Ｙアド
レスレジスタにセットされる。セットされたアドレスの
画素を基点として再び線追跡処理が繰り返えされる。

第８図は上述の動作を手順図に表わしたものである。

本実施例は、基点に隣接する画素のデータを記憶する
芯線シフトレジスタ、分岐シフトレジスタ、および消去
シフトレジスタと、これらのレジスタに格納されたデー
タをハードウエアで演算する演算器とを設けたので、基
点に隣接する画素ごとにデータが読み出されて線追跡方
向の判定が行われるのでなく、基点に隣接する画素のう
ちの線追跡処理に関連するデータがまず読み出され、こ
のデータが一括処理されて追跡方向が判定されるので、
各基点ごとの線追跡処理に要する時間が短縮され、全体
として線追跡処理が高速化された。

〔発明の効果〕

本発明によれば、ラスタデータを処理する画像処理装
置の画像メモリが少くとも画素ごとの芯線ビット、分岐
ビット、消去ビットを記憶するものとされ、基点として
設定された画素に隣接する画素のデータを格納するビッ
トデータ記憶手段と、該ビットデータ記憶手段に記憶さ
れたデータを演算する演算手段とが設けられたので、設
定された基点に隣接する画素のデータが所定の位置に格
納されたのち該演算手段による一括処理が可能となり線
追跡処理が高速化され、ライタデータからベクタデータ
への変換を迅速化する効果がある。

【図面の簡単な説明】

第１図は本発明に係る画像処理装置の要部構成を示すブ
ロック図、第２図は画素ごとのデータ構成を示す斜視
図、第３図は画像メモリのデータ構成を示す斜視図、第
４図は線追跡方向を示す平面図、第５図はビットデータ
記憶手段のデータ構成例を示す図、第６図及び第７図は
演算器の出力データの構成例を示す図、第８図は第１図
に示す実施例により線追跡処理を行う場合の手順の例を
示す手順図、第９図は入力される画像の例を示す平面
図、第10図は第９図に示される画像が２値化され細線化
処理が行われた結果を示す平面図、第11図は従来技術に
おけるデータ構成例を示す図で第12図は従来技術の例を
示す手順図である。 １……処理手段、 ２……制御回路、 ３……画像メモリ、 4,5,6……ビットデータ記憶手段、 7,8……演算手段。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】画像のラスタデータを記憶する画像メモリ
   と、該画像メモリに接続して設けられ該画像メモリに格
   納されたデータを演算してベクタデータを出力する演算
   装置と、を含んでなる画像処理装置において、前記画像
   メモリは、各画素の、少なくとも、芯線ビット，分岐ビ
   ット，及び消去ビットを記憶するものであることと、前
   記演算装置は、前記画像メモリに接続して設けられ基点
   として設定された画素に隣接する画素のデータを記憶す
   るビットデータ記憶手段と、該ビットデータ記憶手段に
   接続して設けられ前記ビットデータを記憶手段に記憶さ
   れたビットデータを演算する演算手段と、前記演算手段
   及び前記画像メモリに接続され前記演算手段の演算結果
   を判定する処理手段と、を含んでいることを特徴とする
   画像処理装置。