JPS62223618A - シンクロ電機−デジタル変換器のスケ−リング回路 - Google Patents
シンクロ電機−デジタル変換器のスケ−リング回路Info
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- JPS62223618A JPS62223618A JP6666186A JP6666186A JPS62223618A JP S62223618 A JPS62223618 A JP S62223618A JP 6666186 A JP6666186 A JP 6666186A JP 6666186 A JP6666186 A JP 6666186A JP S62223618 A JPS62223618 A JP S62223618A
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- 238000006243 chemical reaction Methods 0.000 claims description 23
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 4
- 230000001965 increasing effect Effects 0.000 description 9
- 230000003247 decreasing effect Effects 0.000 description 8
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- 230000001939 inductive effect Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
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- Transmission And Conversion Of Sensor Element Output (AREA)
- Control Of Position Or Direction (AREA)
- Indication And Recording Devices For Special Purposes And Tariff Metering Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シンクロ電機−デジタル変換器のスケーリン
グ回路、詳しくはシンクロデジタルコンバータの出力信
号を処理することによって運動の方向を増加方向、ある
いは減少方向に容易に設定することができるようにした
シンクロ電機−デジタル変換器のスケーリング回路に関
する。
グ回路、詳しくはシンクロデジタルコンバータの出力信
号を処理することによって運動の方向を増加方向、ある
いは減少方向に容易に設定することができるようにした
シンクロ電機−デジタル変換器のスケーリング回路に関
する。
例えば、荷投機械や土木建設機械のような重機械のスト
ロークセンサーとしてはシンクロ電機が用いられている
。このシンクロ電機は振動・衝撃に強いこと、使用温度
範囲が広いこと、長寿命であること、高精度であること
等の点において優れており、従来から上述のような重機
械においてよく使用されてきた。
ロークセンサーとしてはシンクロ電機が用いられている
。このシンクロ電機は振動・衝撃に強いこと、使用温度
範囲が広いこと、長寿命であること、高精度であること
等の点において優れており、従来から上述のような重機
械においてよく使用されてきた。
一方、最近のマイクロコンピュータ等の進歩により上記
シンクロ電機とマイクロコンピュータ等とを組合せた装
置が市場に登場してきている。このようなマイクロコン
ピュータ等を使った装置としては例えばシンクロ電機の
出力をデジタル信号に変換するシンクロデジタルコンバ
ータ(S/Dコンバータと記す)があり、このS/Dコ
ンバータとシンクロ電機とを組合せることによって信顛
性の高い誘導形のデジタル式ストロークセンサーとして
その需要も増加の傾向にある。
シンクロ電機とマイクロコンピュータ等とを組合せた装
置が市場に登場してきている。このようなマイクロコン
ピュータ等を使った装置としては例えばシンクロ電機の
出力をデジタル信号に変換するシンクロデジタルコンバ
ータ(S/Dコンバータと記す)があり、このS/Dコ
ンバータとシンクロ電機とを組合せることによって信顛
性の高い誘導形のデジタル式ストロークセンサーとして
その需要も増加の傾向にある。
ところで、S/Dコンバータの出力値とその変換出力と
の間には、第2図に示すような一次式の関係がある。そ
して、このS/Dコンバータの出力値をデジタルの変換
出力に対応させるためには膨大な量のメモリー(RAM
)を必要としていた。
の間には、第2図に示すような一次式の関係がある。そ
して、このS/Dコンバータの出力値をデジタルの変換
出力に対応させるためには膨大な量のメモリー(RAM
)を必要としていた。
例えば、16ビツトであって、32768通りの出力を
有する装置では2にバイトのRA Mが64個必要であ
った。
有する装置では2にバイトのRA Mが64個必要であ
った。
また、上述のように多数のRAMを制御するためには当
然大きな処理時間がかかり、処理スピードが不充分なも
のとなっていた。
然大きな処理時間がかかり、処理スピードが不充分なも
のとなっていた。
また、上述のようなシンクロ電機を2個用いてクレーン
の巻上同期運転に使用する場合を考える。
の巻上同期運転に使用する場合を考える。
このような場合にはよく知られてるように2つのシンク
ロ電機が互いに対応しあってそれぞれの方向に回転させ
る必要がある。
ロ電機が互いに対応しあってそれぞれの方向に回転させ
る必要がある。
このような場合にそれぞれのシンクロ電機の出力をシン
クロデジタルコンバータを介して伝達する場合に、出力
軸の回転方向を右方向あるいは左方向に節単に設定する
ことができるようにすれば大変に便利なものとなる。
クロデジタルコンバータを介して伝達する場合に、出力
軸の回転方向を右方向あるいは左方向に節単に設定する
ことができるようにすれば大変に便利なものとなる。
本発明の目的は、S/Dコンバータと変換出力との関係
を記憶しておくためのRAMの数を減らし、かつ処理ス
ピードが高く、出力軸の回転方向の設定が容易なシンク
ロ電機−デジタル変換器のスケーリング回路を提供する
にある。
を記憶しておくためのRAMの数を減らし、かつ処理ス
ピードが高く、出力軸の回転方向の設定が容易なシンク
ロ電機−デジタル変換器のスケーリング回路を提供する
にある。
本発明は上記問題点を解決するために、シンクロ電機の
出力信号をデジタル信号に変換するシンクロデジタルコ
ンバータを有し、このシンクロデジタルコンバータのシ
ンクロデジタル出力と変換出力とが一次変換式の関係に
あるシンクロ電機−デジタル変換器のスケーリング回路
において、 上記シンクロデジタルコンバータから所定のビット数の
信号を受ける制御部と、この制御部からの出力信号を受
ける上位テーブルと下位テーブルとからなるRAMと、
この上位テーブルと下位テーブルとからの出力信号を夫
々受けて加算を行う加算器と、を具備し、所定の単位幅
内のシンクロデジタル出力に対する変換出力を上記下位
テーブルに入力し、上記所定の単位幅の桁が上る都度、
上記上位テーブルからバイアス用の数値を引き出し、上
記下位テーブルから引き出した数値にバイアス値を加え
て出力するようにしたものであって、上記シンクロデジ
タルコンバータからの出力信号をEXOR回路を介して
上記制御部へ供給するか、このEXOR回路を介さずに
供給するかを設定できるようにしたものである。
出力信号をデジタル信号に変換するシンクロデジタルコ
ンバータを有し、このシンクロデジタルコンバータのシ
ンクロデジタル出力と変換出力とが一次変換式の関係に
あるシンクロ電機−デジタル変換器のスケーリング回路
において、 上記シンクロデジタルコンバータから所定のビット数の
信号を受ける制御部と、この制御部からの出力信号を受
ける上位テーブルと下位テーブルとからなるRAMと、
この上位テーブルと下位テーブルとからの出力信号を夫
々受けて加算を行う加算器と、を具備し、所定の単位幅
内のシンクロデジタル出力に対する変換出力を上記下位
テーブルに入力し、上記所定の単位幅の桁が上る都度、
上記上位テーブルからバイアス用の数値を引き出し、上
記下位テーブルから引き出した数値にバイアス値を加え
て出力するようにしたものであって、上記シンクロデジ
タルコンバータからの出力信号をEXOR回路を介して
上記制御部へ供給するか、このEXOR回路を介さずに
供給するかを設定できるようにしたものである。
上述のような構成としているので、EXOR回路を介し
て送出したデータをRAMに格納した場合と、上述のE
XOR回路を介さないでデータをRAMに格納した場合
とを比較すると、これらのデータは互いに逆方向を向い
たデータとなる。すなわち、一方のデータは増加方向の
データであり、他方のデータは減少方向のデータとなる
。
て送出したデータをRAMに格納した場合と、上述のE
XOR回路を介さないでデータをRAMに格納した場合
とを比較すると、これらのデータは互いに逆方向を向い
たデータとなる。すなわち、一方のデータは増加方向の
データであり、他方のデータは減少方向のデータとなる
。
以下に本発明の詳細な説明するに先立ち、本発明の原理
を第2図、第3図、第4図に基づいて説明する。
を第2図、第3図、第4図に基づいて説明する。
前述のようにS/Dコンバータの出力と変換出力との間
には一次式の関係がある(第2図参照)。
には一次式の関係がある(第2図参照)。
−例として、このS/Dコンバータの出力を第3図に示
すように、所定の単位幅でもって4等分して、それぞれ
を符号X+、Xz、X3.Xaで示す。そして、S/D
コンバータの出力値がXlであるときの変換出力の出力
値をY、とする。
すように、所定の単位幅でもって4等分して、それぞれ
を符号X+、Xz、X3.Xaで示す。そして、S/D
コンバータの出力値がXlであるときの変換出力の出力
値をY、とする。
つぎに、符号Xiに対する変換出力の出力値Y2との関
係を考える。ここで、△OX r A + と△A1P
+ A zとの関係を考えると、それぞれの斜辺の傾
きは等しく、かつOXI とX、、XZとは長さが等し
いので、これら二つのΔO−X、AIとΔA t P
+ A zとは合同となる。
係を考える。ここで、△OX r A + と△A1P
+ A zとの関係を考えると、それぞれの斜辺の傾
きは等しく、かつOXI とX、、XZとは長さが等し
いので、これら二つのΔO−X、AIとΔA t P
+ A zとは合同となる。
つまり、上記出力値Y2は前記出力値Y、にP。
X2に相当する大きさの出力を加えたものとなる。
同様に、S/Dコンバータの出力値x3に対応する変換
出力値はY、となるが、この場合における△A z P
z A 3も上記△0XIA1と合同となる。
出力値はY、となるが、この場合における△A z P
z A 3も上記△0XIA1と合同となる。
したがって、上記変換出力値Y、は前記変換出力値Y2
にP!X3の大きさの値を加えたものとなる。また、同
様にX4に対する変換出力値Y4も同様にして求めるこ
とができる。このような関係を第4図に示す。
にP!X3の大きさの値を加えたものとなる。また、同
様にX4に対する変換出力値Y4も同様にして求めるこ
とができる。このような関係を第4図に示す。
以上に説明したことから明らかなように、Δ0X IA
+に相当する基準となるS/Dコンバータの出力値と
変換出力とのテーブルを用意しておき、この基準となっ
ているS/Dコンバータの出力に所定の値を加えるとそ
れぞれに対応した変換出力値を得ることができ、いうな
れば基準となる△OX+A+に対し、夫々のバイアス値
を加えたことになる。
+に相当する基準となるS/Dコンバータの出力値と
変換出力とのテーブルを用意しておき、この基準となっ
ているS/Dコンバータの出力に所定の値を加えるとそ
れぞれに対応した変換出力値を得ることができ、いうな
れば基準となる△OX+A+に対し、夫々のバイアス値
を加えたことになる。
また、前述のように第2図に示すような傾きを有する場
合が増加方向であったとする。これに対し減少方向は逆
方向の傾きをもつので、たとえば第7図に示すような2
本の傾斜を有するS/Dコンバータの出力と変換出力と
の関係が成立するグラフとなれば増加方向と、減少方向
とを同時に満足させることができることになる。
合が増加方向であったとする。これに対し減少方向は逆
方向の傾きをもつので、たとえば第7図に示すような2
本の傾斜を有するS/Dコンバータの出力と変換出力と
の関係が成立するグラフとなれば増加方向と、減少方向
とを同時に満足させることができることになる。
このような特性を持たせるには次のようにすればよい。
なお、ここで説明するのには16ビツトでは複雑にすぎ
るので、4ビツトの場合について述べる。
るので、4ビツトの場合について述べる。
第10図に示すように、アドレスの下位3桁が000.
001,010.・・・・・・、110.111という
ようなものであるとし、これらのアドレスに対応する変
換出力データ(テーブルデータ)としてはそれぞれ0.
5,10,15.・・・・・・、30゜35というよう
なデータが予め入っているものとする。
001,010.・・・・・・、110.111という
ようなものであるとし、これらのアドレスに対応する変
換出力データ(テーブルデータ)としてはそれぞれ0.
5,10,15.・・・・・・、30゜35というよう
なデータが予め入っているものとする。
そして、4ビツトのうちの最上位桁が「1」のとき(第
11図参照)には入力データは「1000」となってお
り、この入力データがEXOR回路からなる切り換え回
路を通過したのちには「000」というデータとなる。
11図参照)には入力データは「1000」となってお
り、この入力データがEXOR回路からなる切り換え回
路を通過したのちには「000」というデータとなる。
そして、このときは上記第10図に示したようにテーブ
ルデータの出力は「0」となる。
ルデータの出力は「0」となる。
つまり、最上位桁が「1」のときにはro o o。
001.010.・・・・・・、IIIJというアドレ
スに対しては、それぞれ第10図に示すようなテーブル
データ、即ち5.10.・・・・・・、35というよう
なテーブル出力となる。
スに対しては、それぞれ第10図に示すようなテーブル
データ、即ち5.10.・・・・・・、35というよう
なテーブル出力となる。
これに対し、最上位桁がrOJのときは、入力データは
ro 000Jとなり、EXOR回路を通った後にアド
レスのデータはrl 11Jとなる。
ro 000Jとなり、EXOR回路を通った後にアド
レスのデータはrl 11Jとなる。
このときのテーブルデータの出力は35となる。
つまり、最上位桁が「1」のときにはテーブルデータは
第10図に示すように0.5,10.・・・・・・、3
5というように増加方向の出力データとなるのに対し、
最上位桁が「0」のときは入力データはro 000J
となり、この場合にはEXOR回路の切り換え回路を通
過した後にはそのテーブルデータは35.30.25.
・・・・・・、5,0というように減少方向の出力デー
タとなる。
第10図に示すように0.5,10.・・・・・・、3
5というように増加方向の出力データとなるのに対し、
最上位桁が「0」のときは入力データはro 000J
となり、この場合にはEXOR回路の切り換え回路を通
過した後にはそのテーブルデータは35.30.25.
・・・・・・、5,0というように減少方向の出力デー
タとなる。
このようにEXOR回路を通ずか通さないかでもってテ
ーブルデータの出力を増加方向にするか、あるいは逆に
減少方向にするかを設定することができる。
ーブルデータの出力を増加方向にするか、あるいは逆に
減少方向にするかを設定することができる。
このようにEXOR回路を通せば前記第7図に示したよ
うに減少方向と増加方向とが同時に存在するS/Dコン
バータ出力と変換出力との関係を実現することができる
。本発明は、以上のような原理によっている。
うに減少方向と増加方向とが同時に存在するS/Dコン
バータ出力と変換出力との関係を実現することができる
。本発明は、以上のような原理によっている。
つぎに、本発明の一実施例を第1図、第5図。
第6図に基づいて説明する。
第1図に示すように、シンクロ発信機1の三相の出力端
はそれぞれS/Dコンバータ2の入力端に接続されてい
る。
はそれぞれS/Dコンバータ2の入力端に接続されてい
る。
シンクロデータコンバータ2の出力端はEX○R回路か
らなる極性切り換え回路7の入力端に接続されている。
らなる極性切り換え回路7の入力端に接続されている。
そして、この極性切り換え回路7には極性判断回路8の
出力端が接続されており、この接続判断回路8の第2の
出力端は上記シンクロデジタルコンバータの出力と一緒
に上記極性切り換え回路7に入力するようになっている
。
出力端が接続されており、この接続判断回路8の第2の
出力端は上記シンクロデジタルコンバータの出力と一緒
に上記極性切り換え回路7に入力するようになっている
。
また、上記極性判断回路8の第1の入力端には極性有無
信号が入力されるようになっており、外部から極性の有
無を設定できるようになっている。
信号が入力されるようになっており、外部から極性の有
無を設定できるようになっている。
そしてこの極性判断回路8の第1の出力端からは極性信
号が取り出せるようになっており、この極性信号は巻上
機等のA−B二つのドラム同期運転における偏差信号用
として用いられる。即ち、Aをマスターとし、Bをスレ
ーブとした場合巻上時にAがBより進んだ場合r+J、
AがBより遅れている場合「−」の極性を出力する。
号が取り出せるようになっており、この極性信号は巻上
機等のA−B二つのドラム同期運転における偏差信号用
として用いられる。即ち、Aをマスターとし、Bをスレ
ーブとした場合巻上時にAがBより進んだ場合r+J、
AがBより遅れている場合「−」の極性を出力する。
さらに、上記極性切り換え回路7の出力端はゼロ調回路
9を介してMPU3とRAM4とにそれぞれ接続されて
いる。なお、上記ゼロ調回路9は必ずしも必要とはしな
いものであって、後に述べるように第8図、第9図に示
すようなS/Dコンバータ出力と変換出力との特性を得
るときに必要となってくるものである。
9を介してMPU3とRAM4とにそれぞれ接続されて
いる。なお、上記ゼロ調回路9は必ずしも必要とはしな
いものであって、後に述べるように第8図、第9図に示
すようなS/Dコンバータ出力と変換出力との特性を得
るときに必要となってくるものである。
なお、上記ゼロ調回路は、たとえば第7図に示したよう
にS/Dコンバータ出力の増加方向あるいは減少方向の
開始する位置を任意の方向に動かすことができるもので
ある。
にS/Dコンバータ出力の増加方向あるいは減少方向の
開始する位置を任意の方向に動かすことができるもので
ある。
上記RAM4は、上位テーブル4aと下位テーブル4b
とから構成されいて、上記上位テーブル4aには4ビツ
トの信号が入力するようになっており、上記下位テーブ
ル4bには12ビツトの信号が入力するようになってい
る。
とから構成されいて、上記上位テーブル4aには4ビツ
トの信号が入力するようになっており、上記下位テーブ
ル4bには12ビツトの信号が入力するようになってい
る。
また、上記MPU3の第1の出力端は上記上位テーブル
4aに接続されており、上記MPU3の第2の出力端は
下位テーブル4bに接続されている。そして、上記MP
U3からは、次に述べるスケール設定部5からの入力信
号がMPU3で処理されて上記上位、下位テーブル4a
、4bに入力されるようになっている。そして、上記上
位テーブル4aと下位テーブル4bとの出力端からは1
6ビツトの信号が出力されるようになっていて、それぞ
れ加算器6に入力され、この加算器6で加算されて出力
データとして出力するようになっている。
4aに接続されており、上記MPU3の第2の出力端は
下位テーブル4bに接続されている。そして、上記MP
U3からは、次に述べるスケール設定部5からの入力信
号がMPU3で処理されて上記上位、下位テーブル4a
、4bに入力されるようになっている。そして、上記上
位テーブル4aと下位テーブル4bとの出力端からは1
6ビツトの信号が出力されるようになっていて、それぞ
れ加算器6に入力され、この加算器6で加算されて出力
データとして出力するようになっている。
上記スケール設定部5は、前記第2図に示すようにS/
Dコンバータ出力と変換出力との一次式の関係を示す傾
きを設定できるようになっていて、具体的にはたとえば
複数個のデジタルスイッチによって構成されている。
Dコンバータ出力と変換出力との一次式の関係を示す傾
きを設定できるようになっていて、具体的にはたとえば
複数個のデジタルスイッチによって構成されている。
つぎに、以上のように構成されているシンクロ電機−デ
ジタル変換器のスケーリング回路の動作を説明する。
ジタル変換器のスケーリング回路の動作を説明する。
先ず、極性有無信号のあるなしによってS/Dコンバー
タ出カ出炭−変換出力特性加方向になるか、あるいは減
少方向になるかを設定できることを説明する。
タ出カ出炭−変換出力特性加方向になるか、あるいは減
少方向になるかを設定できることを説明する。
第1図において極性有無信号が極性判断回路8に加えら
れないときには、第11図に示すように入力データとし
ての最上位桁には「1」が入っていて、この場合には極
性切り換え回路7はそのままストレートに通過してMP
U3、RAM4等に加えられる。すなわち、この場合に
は第9図に示すようにテーブルデータ(変換出力)は0
がら所定値に増加する方向の値となっている。
れないときには、第11図に示すように入力データとし
ての最上位桁には「1」が入っていて、この場合には極
性切り換え回路7はそのままストレートに通過してMP
U3、RAM4等に加えられる。すなわち、この場合に
は第9図に示すようにテーブルデータ(変換出力)は0
がら所定値に増加する方向の値となっている。
逆に、極性有無信号が加えられたときには極性判断回路
8が作用して入力データの最上位桁を「0」とする。す
ると、アドレスのデータは上記極性切り換え回路7を通
った時には反転(第11図参照)し、そのためテーブル
データは大きい方から小さい方向(減少方向)へとなる
。したがって、この場合には第7図に示すように減少方
向と増加方向との特性が同時に存在することになる。
8が作用して入力データの最上位桁を「0」とする。す
ると、アドレスのデータは上記極性切り換え回路7を通
った時には反転(第11図参照)し、そのためテーブル
データは大きい方から小さい方向(減少方向)へとなる
。したがって、この場合には第7図に示すように減少方
向と増加方向との特性が同時に存在することになる。
上記下位テーブル4bは2にバイトの2個のRAMから
なっていて、この下位テーブル4bには、第5図に示す
ように12ビツトからなる信号の出力がRAMのアドレ
スの若番から順にO,0,1゜1.2,2.・・・・・
・、1023.1023というように、合計2048個
のデータが格納されている。
なっていて、この下位テーブル4bには、第5図に示す
ように12ビツトからなる信号の出力がRAMのアドレ
スの若番から順にO,0,1゜1.2,2.・・・・・
・、1023.1023というように、合計2048個
のデータが格納されている。
また、上位テーブル4aも2にバイトの2個のRAMか
らなっており、第6図に示すように、0゜1024.2
04B、3072,4096.・・・・・・。
らなっており、第6図に示すように、0゜1024.2
04B、3072,4096.・・・・・・。
30720.31744と云うように31個のデータが
格納されている。
格納されている。
先ず、S/Dコンバータ2から16ビツトのデータが送
出され、そのうちの下位12ビツトは下位テーブル4b
に供給され、残りの4ビツトは上位テーブル4aに供給
される。そして、たとえば下位テーブル4bに供給され
たデータがrlo。
出され、そのうちの下位12ビツトは下位テーブル4b
に供給され、残りの4ビツトは上位テーブル4aに供給
される。そして、たとえば下位テーブル4bに供給され
たデータがrlo。
O」であるとすると、この時には上位テーブル4aは無
関係であって、下位テーブル4bがら「1000Jに対
応する変換出力が出ていき加算器6に加えられる。この
とき上位テーブル4aから出てくる出力はrOJである
。したがって上記加算器6からは出力データとしてrl
O00Jに対応したデータが出力される。
関係であって、下位テーブル4bがら「1000Jに対
応する変換出力が出ていき加算器6に加えられる。この
とき上位テーブル4aから出てくる出力はrOJである
。したがって上記加算器6からは出力データとしてrl
O00Jに対応したデータが出力される。
また、例えばS/Dコンバータ2の出力が「2500」
であったとすると、S/Dコンバータ2からの16ビツ
トデータのうちの4ビツトによってまず上位テーブル4
aのr2048Jが格納されているアドレスが指定され
、さらに下位テーブル4bのr452Jに対応するアド
レスが指定される。このように夫々のアドレスが指定さ
れて下位テーブル4bと上位テーブル4aとからは夫々
r452Jとr2048Jとが加算器6へと送られる。
であったとすると、S/Dコンバータ2からの16ビツ
トデータのうちの4ビツトによってまず上位テーブル4
aのr2048Jが格納されているアドレスが指定され
、さらに下位テーブル4bのr452Jに対応するアド
レスが指定される。このように夫々のアドレスが指定さ
れて下位テーブル4bと上位テーブル4aとからは夫々
r452Jとr2048Jとが加算器6へと送られる。
そして、この加算器6でr452Jと「2048」とが
加算されてr2500Jとなり、出力データとして出力
されていく。
加算されてr2500Jとなり、出力データとして出力
されていく。
さらにまた、たとえばS/Dコンバータ2からr327
66Jに対応する16ビツトの出力が送出されたとする
と、S/Dコンバータ2からの16ビツトデータのうち
の4ビツトによって上位テーブル4aに対してはr31
744Jに対応するアドレスが指定され、かつ下位テー
ブル4bに対し一’i:Ltr1022Jに対応するア
ドレスが指定される。そして、上述と同様に上位テーブ
ル4aからは r31744Jに対応する出力データが
加算器6に送出され、下位テーブル4bからは「102
2」に対応するデータが加算器6に送出される。そして
この加算器6でr31744」とr1022Jとの加算
が行われて出力データとして送出されていく。
66Jに対応する16ビツトの出力が送出されたとする
と、S/Dコンバータ2からの16ビツトデータのうち
の4ビツトによって上位テーブル4aに対してはr31
744Jに対応するアドレスが指定され、かつ下位テー
ブル4bに対し一’i:Ltr1022Jに対応するア
ドレスが指定される。そして、上述と同様に上位テーブ
ル4aからは r31744Jに対応する出力データが
加算器6に送出され、下位テーブル4bからは「102
2」に対応するデータが加算器6に送出される。そして
この加算器6でr31744」とr1022Jとの加算
が行われて出力データとして送出されていく。
このように下位テーブル4bには「0」からrl O2
3Jまでのデータが格納されており、上位テープ)Lt
4aにはrOJか−らr31744Jまでのデータが1
024とびに格納されている。そして、S/Dコンバー
タ2から出力されるデータが1024を単位として20
48.3072・・・・・・というように1024上が
るたびに、下位テーブル4bに格納されている小さな値
と組み合わされると全体としてはOから32767まで
のすべての値をひとつおきにカバーすることができる。
3Jまでのデータが格納されており、上位テープ)Lt
4aにはrOJか−らr31744Jまでのデータが1
024とびに格納されている。そして、S/Dコンバー
タ2から出力されるデータが1024を単位として20
48.3072・・・・・・というように1024上が
るたびに、下位テーブル4bに格納されている小さな値
と組み合わされると全体としてはOから32767まで
のすべての値をひとつおきにカバーすることができる。
したがってこの場合ではRAMの使用数は下位テーブル
4bとしt使用するときは2にバイトのRAMが2個で
あり、上位テーブル4aとして使用するRAMは2にバ
イトのものが2個の合計4個の2にバイトのRAMを使
用することで済せることができる。
4bとしt使用するときは2にバイトのRAMが2個で
あり、上位テーブル4aとして使用するRAMは2にバ
イトのものが2個の合計4個の2にバイトのRAMを使
用することで済せることができる。
さらにまた、RAMの使用個数がきわめて少ないのでテ
ーブル作成のための処理時間を短くすることができる。
ーブル作成のための処理時間を短くすることができる。
本発明によれば、メモリーとして使用するRAMの数が
少なくて、処理時間をも少なくでき、極性有無信号によ
ってS/Dコンバータ出カ出炭−変換出力特性意に設定
することができる。
少なくて、処理時間をも少なくでき、極性有無信号によ
ってS/Dコンバータ出カ出炭−変換出力特性意に設定
することができる。
第1図は本発明のシンクロ電機−デジタル変換器のスケ
ーリング回路の一実施例を示すブロック図、第2図、第
3図、第4図は本発明の詳細な説明するための図、第5
図、第6図は本発明のシンクロ電機−デジタル変換器の
スケーリング回路に用いるRAMのマツプ、第7図は本
発明のS/Dコンバータ出カ出炭−変換出力特性す図、
第8図及び第9図は本発明の別のS/Dコンバータ出カ
出炭−変換出力特性す図、第10図及び第11図は本発
明の別の原理を説明するための図である。 1・・・シンクロ発信器 2・・・S/Dコンバータ、3・・・MPU。 4・・・RAM、 4a・・・上位テーブル
、4b・・・下位テーブル、 5・・・スケール設定部
、6・・・加算器。
ーリング回路の一実施例を示すブロック図、第2図、第
3図、第4図は本発明の詳細な説明するための図、第5
図、第6図は本発明のシンクロ電機−デジタル変換器の
スケーリング回路に用いるRAMのマツプ、第7図は本
発明のS/Dコンバータ出カ出炭−変換出力特性す図、
第8図及び第9図は本発明の別のS/Dコンバータ出カ
出炭−変換出力特性す図、第10図及び第11図は本発
明の別の原理を説明するための図である。 1・・・シンクロ発信器 2・・・S/Dコンバータ、3・・・MPU。 4・・・RAM、 4a・・・上位テーブル
、4b・・・下位テーブル、 5・・・スケール設定部
、6・・・加算器。
Claims (1)
- 【特許請求の範囲】 シンクロ電機の出力信号をデジタル信号に変換するシン
クロデジタルコンバータを有し、このシンクロデジタル
コンバータのシンクロデジタル出力と変換出力とが一次
変換式の関係にあるシンクロ電機−デジタル変換器のス
ケーリング回路において、 上記シンクロデジタルコンバータから所定のビット数の
信号を受ける制御部と、 この制御部からの出力信号を受ける上位テーブルと下位
テーブルとからなるRAMと、 この上位テーブルと下位テーブルとからの出力信号を夫
々受けて加算を行う加算器と、 を具備し、所定の単位幅内のシンクロデジタル出力に対
する変換出力を上記下位テーブルに入力し、上記所定の
単位幅の桁が上る都度、上記上位テーブルからバイアス
用の数値を引き出し、上記下位テーブルから引き出した
数値にバイアス値を加えて出力するようにしたものであ
って、 上記シンクロデジタルコンバータからの出力信号をEX
OR回路を介して上記制御部へ供給するか、このEXO
R回路を介さずに供給するかを設定できるようにしたこ
とを特徴とするシンクロ電機−デジタル変換器のスケー
リング回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6666186A JPH0613979B2 (ja) | 1986-03-25 | 1986-03-25 | シンクロ電機−デジタル変換器のスケ−リング回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6666186A JPH0613979B2 (ja) | 1986-03-25 | 1986-03-25 | シンクロ電機−デジタル変換器のスケ−リング回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62223618A true JPS62223618A (ja) | 1987-10-01 |
JPH0613979B2 JPH0613979B2 (ja) | 1994-02-23 |
Family
ID=13322306
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6666186A Expired - Fee Related JPH0613979B2 (ja) | 1986-03-25 | 1986-03-25 | シンクロ電機−デジタル変換器のスケ−リング回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0613979B2 (ja) |
-
1986
- 1986-03-25 JP JP6666186A patent/JPH0613979B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0613979B2 (ja) | 1994-02-23 |
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Legal Events
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