JPS6370320A - デジタルサイン及びコサイン関数値を同時に生成するデジタル回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は１つの同じデジタルアーギュメントのデジタ
ルサイン及びコサイン関数値をこれらの関数の４つの象
限の任意のものから同時に生成するためのデジタル回路
に関する。

［従来技術及びその問題点］ 雑誌−Ｘ子技術（Ｅｌｅｃｔｒｏｎｌｋ　）　”、１９
７１年発行、７ＩＩＬ５、第１７０頁には、分解能が高
く精確なｒゾタルサイン関数値がどのようにＲＯＭ　（
読み取り専用メモリ）に記憶されるかということが記載
されている。すなわち２つの角度の合計のサインを有す
る三角関数、出（ｘ＋ｙ）＝ｓｆｎｘ箕ｙ十部Ｘ血ｙを
用いる技術が記載芒れている。

サイン関数は０°ないし５°の間の角度の値におおよそ
等しく、又コサイン関数は８５°ないし９００の間の角
度の値に等しいため、ＲＯＭのスペースヲ節約すること
ができる。

しかし本発明はデシタルサインかあるいはデシタルコサ
インのどちらかをデシタル表示する技術ではなく、００
から３６００のアーギュメント全体に及ぶ１つの同じデ
ジタルアーギュメンと、すなわちこの三角関数の任意の
４つの象限からのアーギュメントのサイン及びコサイン
関数値を同時に生成する技術に関する。

［発明の解決すべき問題点］ この発明の目的は、ＲＯＭのス４−スを節約するような
構成を提供し、生成されたサイン関数値及びコサイン関
数値自体の量子化エラー及びアーギュメントのデシタル
表示によって生じるエラーのいずれの点からも、これら
関数値の精度を最適化することである。アーギュメント
のデシタル表示によって生じるエラーをなくすことは１
本発明の特徴である。アーギュメントが符号のない純粋
な２進コードにあるならばアープ、メントのビット数は
２だけ符号ビットも含めてサイン及びコサイン関数値の
ビット数よりも大きくなければならないという結果とな
る。これらのビット数が仮に等しいならばアドレスの量
子化のためエラーは出力の量子化によって生じるエラー
の９１倍になるだろう。

［問題解決のための手段］ この発明によれば、この目的は、同じ１つのデ・ゾタル
アーギュメントのデシタルサイン及びコサイン関数値を
これらの関数の４つの任意の象限から同時に生成するた
めのデジタル回路において、アーギュメントは符号のな
い純粋の２進コードであり、アーギュメントのビット数
は符号ビットを含めて関数値のビット数より２だけ大き
く、前記デジタル回路は、第１のメモリハーフ及び第２
のメモリハーフがそれぞれアーギュメントの増加方向の
コサイン関数の第１の半象限の符号のない関数値と、ア
ーギュメントの減少方向のコサイン関数の第２の半象限
の符号のない関数値を保有し、この関数値は最下位のビ
ットの値の半分で相互に変位しているものである読み取
り専用メモリと、アーギュメントのｎ−３以下の下位ビ
ットのビット信号が個々のインバータを通る第１の多重
インバータブロックと、第１の入力のビットラインは第
１の多重インバータブロックの入力の関連するビットラ
インに接続され、第２の入力のビットラインは第１の多
重インバータブロックの出力の関連するビットラインと
接続てれており、コントロール入力にはアーギュメント
の最上位から３番目のビット信号が与えら几、出力のビ
ットラインは。

アーギュメントが増加するにつれて第１のメモリハーフ
のコサイン関数値が減少方向（で読み取られ、一方第２
のメモリハーフのコサイン関数値が増加方向に読み取ら
れるように、２つのメモリハーフのアドレス入力のビッ
トラインに接続されている第１の多重スイッチユニット
と、第１の入力のビットラインがそれぞれ第１及び第２
のメモリハーフの出力の関連するビットラインに接続さ
れ％第２の入力のビットラインはそれぞれ訂２及びｇｌ
のメモリハーフの出力の関連するビットラインに接続て
れている第２及び第３の多重スイッチユニットと、第１
及び第２の入力にはそれぞれアーギュメントの最上位の
次の桁のピント信号及び最上位から３番目のビットが与
えられ、出力が第２及び第３の多重スイッチユニットの
コントロール入力に接続されているはｌの排他的ＯＲゲ
ートと、第２及び第３の多１スイッチユニットの出力に
それぞれ後続して配置てれた第２及び第３の多重インバ
ータブロックと、第１の入力が・π２及び第３の多重イ
ンバータブロックの入力にそれぞれ接緯すれ、第２の入
力が第２及び８ｇ３の多重インバータブロックの出力に
それぞれ接続され、又出力からはそれぞれ符号のないデ
ジタルコサイン関数値及びサイン関数値を出力する第４
及び第５の多重スイッチユニットと、第１及び第２の入
力にはそれぞれアーギュメントの最上位ビット信号と最
上位の次の桁のビット信号が与えられ、出力は第４の多
重スイッチユニットのコントロール入力に送られると共
に、符号ビットとしてこの多重スイッチユニットの出力
に付加てれて１の補数コードで符号の付いたコサイン関
ａ値を形成する第２の排他的ＯＲゲートとを具備し、ア
ーギュメントの最上位ビット信号は第５の多重スイッチ
ユニットのコントロール入力に与えられると共に、符号
ビットとしてこの多重スイッチユニットの出力信号に付
加されて１の補数コードで符号の付いたサイン関数値を
形成するデジタル回路によって達成される。

［実施例］ ここで本発明の実施例を添付図面を参照し烙らに詳細に
説明する。

第１図に示されたブロックダイヤグラムの実施例では、
デジタルアーーｆユメントｐは符号のない純粋なバイナ
リコードにあり、又そのビット数ｍは前記のように２だ
け符号ビット数も含めてサイン及びコサイン関数値のビ
ット数ｎよりも大きい。

ｍ個のビットの内ｍ−３個の下位桁ビットは第１の多重
インバータブロック１ノに送られ、そこで個々のインバ
ータによってビットごとにビット信号が反転される。

ｌｉ！インバータブロック１１にはｇｇｌの多重スイッ
チユニットｕｌが続き、このスイッチユニットｕノの第
１の入力ｅノ及び第２の入力ｅ２はそれぞれ第１の多重
インバータブロックＩノの入力と出力に接ｖｃ−ｑれて
いるため、スイッチの位置にもよってアーギュメントｐ
のｍ−３ビツトまたはこれらビットのビットごとの反転
したものが第１の多重スイッチユニット日ノの出力に送
られる。

第１の多重スイッチユニット日ノのコントロール入力に
はアーギュメントｐの第３の上位桁ビット信号Ｎ１−２
が与えられる。

第１の多重スイッチユニット日ノの出力はＲＯＭｒｍの
２つのメモリハーフｈノ及びｈ２のアドレス入力ＩＬｅ
ｌ及びａｅ２に接続されている。＠１のメモリハーフｈ
７にはアーギュメントｐが増加する方向のコサイン関数
の第１の半象限の符号のない関数１直が保持でれ、第２
のメモリハーフｈ２にはアーギュメントｐが減少する方
向のコサイン関数の第２の半象限の符号のない関数値が
保持され、これらの値はその最下位ビットの匝の半分で
相互にシフトでれる。従って第１のメモリノ−−フｈ１
には０°から４５°のコサイン関数値が保持され、又第
２のメモリハーフｈ２には９０°から４５°のコサイン
関数値が保持でれる。

ｉｌ及び第２のメモリハーフｂノ及びｈ２にはそれぞれ
コサイン出力ｃａとサイン出力１１＆が関連している。

本発明者が見いだしたように、各アーギュメントｐのサ
イン及びコサイン関数値は２つの半象限の関数値から同
時に、形成することができる。この関数値の同時形成の
ためにメモリハーフｈ１及びｈ２はアーギュメントの増
加方向あるいは減少方向、すなわち１前進″あるいは“
後進”のいずれかに半象限づつ読み取られる。これは第
１の多重インバータブロック五１及び第１の多重スイッ
チユニット日ノを用いて前記のアドレス反転によって行
われる。

この操作をいくつかの例を用いて説明する。アーギュメ
ントｐの値が第１の半象限にある場合（ｐ＝０９から４
５°）、十進法のコサイン１直０．９６６とＶ丁／２（
これらは例としての１５°および３０’のコサインの実
際の値である）のデジタル信号はメモリハーフｈ１から
コサイン出力Ｃ＆で連伐的に読み取られ、十進法のコサ
イン値０．２５９とｌ／２（これらはそれぞれ７５°と
６０°の実際のコサインアーギュメントの値で、ｌ又実
際のサイン値でろる）はメモリハーフｈ２からこのＩ幀
でサイン出力３ａでそれぞれ読み取られる。

アーギュメントｐの値が第２の半象限（ｐ＝４５゜ない
し９０°）にある場合は、アーギュメントｐのｍ−３下
位ビットだけが用いられるため、すなわち６０°は１５
°に、又７５°は３００になるため、これらのコサイン
値はそのモジューロ４５°バージヨンでのみＲＯＭのア
ドレス入力ａｅＩ及びａａＺへ送られる。第１の多重イ
ンバータブロック１ノはこれらのアドレスをビットごと
に反転させるため、１５’は３０ｏに、又３０°は１５
°になる。従ってコサイン出力ｃａからは十進法のコサ
モノ呟〆丁／２及び０．９６６のｒノタル信号が与えら
れ、一方サイン出力ｓａからはコサイン値１／２と０／
２５９のデソタル信号が与えられる。

第３の半象限（ｐ＝９０°ないし１３５’）では、アー
ギュメントｐの典壓的な値ｐ＝１０５°及びｐ＝１２０
０がモノユーロ４５°のために再び１５ｏ及び３０’に
なり、又アドレスが反転てれない形でＲＯＭｒｍに送ら
れるため、ＲＯＭの出力からは第１の半象限の場合と同
じ関数値が与えられる。第４の半象限ではアーギュメン
ト１５０°と１６５０で第２の半象限で述べた条件が合
っている。第５．第６．第７及び第８の半象限でも同様
である。

第１のメモリハーフｈノの出力は第２の多重スイッチユ
ニットｕ２の第１の入力ｅノ及び第３の多重スイッチュ
ニツ）ｕＪの第２の入力ｅ２に接続されており、又第２
のメモリハーフｈ２の出力は第２の多重スイッチユニッ
トｕ２の第２の入力及び第３の多重スイッチュニッ）ｕ
Ｊの第１の入力ｅ１に接続されている。そしてこれら多
重出力の個々のビットリードは再びこれら多重入力の関
連するビットリードに接続されている。２つの多重スイ
ッチユニットｕ２及（ｊｕ３のコントロール入力は第１
の排他的ＯＲゲートＸ７の出力に接続され、第１の排他
的０１’ｌ’−）の第１及び第２の入力にはそれぞれア
ーギュメントｐの次の上位桁ビット信号Ｍ−１と第３の
上位桁ビット信号Ｍ−２が与えられて込る。

一方アーギュメントの３つの上位桁ビントル１、Ｍ−１
及びＭ−２は８つの半象限に対する割り）秀てを行い、
又そのｒ＝号によって０００と１１１　ＣＩ）間の２進
値が想定とれ（０００は第１半象限に−９１１１は第８
半象限に対応する）、他方では第１図ないし第４図に示
されている総てのスイッチの位置が各々のコントロール
入力における論理０に対応しているため、２つの多重ス
イッチユニットｕ２及びｕＪは図示された位置から第２
及び第３半象限中の、および第６及び第７半象限中の別
の位置ヘシフトされる。したがって、これら半象限中に
、第２の多重スイッチュニツ）ｕＪの出力は第１のメモ
リハーフｈ１の出力信号ではなく第２のメモリハーフｈ
２の出力信号を出力し、第３の多重スイッチユニットｕ
３の出力は第２のメモリハーフｈ２の出力信号ではなく
第１のメモリハーフｈ１の出力信号を出力する。

従って第１半象限では上記例示的な値０．９６６及び）
／アン２が第２の多重スイッチユニットｕ２の出力へ送
られ、又例示的な直０．２５９及び１／／２が第３の多
重スイッチユニットｕ３の出力へ送られる。

第２半象限では例示的な（直１／２及び０．２５９は第
２のスイッチユニットｕ２の出力に現れ、例示的なｍ）
／Ｔ／２及び０．９６６は第３のスイッチユニットｕ３
の出力に現れる。しかしこれらの（ｌｆはｕＪの場合実
際はアーギュメント６０°と７５６のコサイシ値であり
、ｕＪの場合はアーギーメン）６０’、！ニア５°の実
際のサイン値である。

第３半象限では第２のスイッチユニットｕ２の出力から
例示的々ｆｆ１ｏ、２５９と１／２（これらの値は１０
５°と１２０°の実際の絶対コサイン１直である）が与
えられ、第３のスイッチユニットｕ３の出力からは典型
的な値０．９６６と〆アン２（こｎらの（ＩＡは１０５
°と１２０°の実際のサイン値である）が与えられる。

第４半象限では第２のスイッチュニッ）ｕＪの出力から
例示的な値ｙ’Ｔ／２と０．９６６（これらの１１は１
５０６と１６５°の絶対コサイン値の実際の値である）
が与えられ、第３のスイッチユニットｕ３の出力からは
典型的な値１／２及び０．２５９　（これらの値は１５
０°と１６５°の実際のサイン１ムである）が与えられ
る。

第２の多重スイッチユニットｕ２の出力は第２の多重イ
ンバータブロック１２０入力と第４の多重スイッチユニ
ットｕ４の第】／２の入力つ１へ送られ、一方第３の多
重スイッチユニットｕ３の出力は第３の多重インバータ
ブロック１３０入力と第５の多電スイッチュニッ）ｕ５
の第１の入力ｅノへ送られる。第４の多重スイッチユニ
ットｕ４のコントロール入力は第２の排他的ＯＲゲート
ｘ２の出力に接続している。この排他的０Ｒｆ−１ｘ２
の第１及び第２の入力にはそれぞれアーギュメントｐの
最上位ビット信号Ｍと最上位の次のビットｚ号Ｍ−１が
与えられている。

第４の多重スイッチュニッ）ｕ４の出力は符号信号とし
て作用する第２の排他的ＯＲゲートｘ２の出力と共に１
の補数コードに符号の付いたコサイン値ａｓを形成する
。この信号は必要とされるｎ個のビットを保持する。

第５の多重スイッチユニットｕ５のコントロール入力に
はアーギュメントｐの最上位ビット信号Ｍが与えられ、
この信号Ｍは又１の補数コードで符号の付いたサイン関
数値９４７３の符号ビットを形成する。そしてこの符号
ビットは、第２の排他的ＯＲダー）Ｘ２の出力が第４の
多重スイッチユニットｕ４の出力に付加されるように、
第５の多重スイッチユニットｕ５の出力信号に付加され
るため、符号の付いたサイン関数値３ｅも又ｎ個のビッ
ト？保持する。

従って第２の多重スイッチュニッ）ｕ２の出力は、第３
ないし第６の半象限の間、最上位ビット信号と最上位の
次の桁のビット信号Ｍ−１の排他的ＯＲの形成によって
反転され、同時に反転された信号で生じる論理ｌが符号
ビットとしてコサイン関数値ｅｅに付加きれる。この論
理１は１の補数コードで通常そうであるように負の関数
値ｃｏを特徴とする。

第５の多重スイッチユニットｕ５及びサイン関当 数値ｍｓについても同様のことが合てＶｉまる。すなわ
ち第５ないし第８象限において、第３の多重スイッチユ
ニットｕ３の出力は反転された形で第５の多重スイッチ
ユニットｕ５の出力に送られ、最上位ビットＭはサイン
関数値ｓｅの符号ビットとして用いられる。しかし第５
ないし第８象限においてサイン関数は決定ごとに負であ
る。

上記の例において第３半象限および第４半象限からのコ
サインの絶対値は負の値を特徴とするビットによって補
足され、ビットごとに反転てれるため、出力関数値ｃｅ
は第３半象限において１噛法で−０，２５９及び−１／
２であり、第４半象限では−Ｖ１シ′２及び−〇、９６
６である。

第１図に示てれた構成ではコサイン関数値ｅｅ及びサイ
ン関数値８ｅが数学的な関数＋ｃｎｓ　ｐ　、十廁ｐの
結果となっている。さらに十部ｐ、−５ｆｎｐ　、’　
　ｃｏｓｐ。

＋ｍｐ　；−ｃｔＨｐ、−５ｆｎｐの３つの対を生成す
ることも十分可能である。−ｎｐについては第２の排他
的ＯＲゲートｘ２の出力と第４の多重スイッチユニット
ｕ４のコントロール入力の間にインバータを備える必要
がある。このインバータの出力は出刃関数信号ｃｏの符
号ビットとしても作用しなけｔＬばならない。同様に一
５Ｊｎｐについてはビット信号Ｍは反転され、第５の多
重スイッチユニットｕ５のコントロール入力に与えられ
て出力関数信号ｓｅの符号ビットとして用いる必要がち
る。

第２図は第１図；で示でれた構成の一部？改良した装置
のブロックダイヤグラムであり、１の補数コードの関数
値を２の補数コードに変えることができるようになって
いる（第１図におけるＲＯＭｒｍに先行する部分は省略
されているが存在するものとして考える）。

第２図では第４の多重スイッチユニットｕ４の出力には
第１の並列半加算器ｐｔｒｌが後続し、個々の半加算器
ｈｌ、ａｎ−１の第１の入力ｅｌは第４の多重スイッチ
ュニッ）Ｕ（の個々のスイッチの出力の関連するビット
のリード線に接続嘔れでいる。最下位半加算器ｈｌの第
２の入力は第２の排他的ＯＲグー）Ｘ２の出力に接続て
れている。一方、他の半加算器の第２の入力は各々次の
下位の半加算器のキャリー出力に接続てれていＳｏこれ
ｉｉ第２図において破綻の矢印で示でれている。半加算
器の出力からは、符号ビットとしての第２の排他的ＯＲ
ゲートｘ２の出力と共に２の補数でのコサイン関数＠ｃ
ｚが与えられる。この関ｅ１．！直は又必要とでれるよ
うにｎ個のビットを保持する。

第５の多重スイッチュニッ）ｕ５の出力には第２の並列
半７ＪＯ算器ｐａ２がαき、そこで個々の半加算器Δ１
．ａｎ−１の第１の入力ｅＪが第５の多重スイッチユニ
ットｕ５にある個々のスイッチの関連するビットのリー
ド線に接続でれている。最下位半加算器ａノの第２の入
力にはアーギュメントｐの最上位ビット信号Ｍが与えら
れ、一方、他の半加ｎ器の第２の入力はそれぞれのより
下位の半加算器のキャリー出力に接続でれている。個々
の半加算器の出力は符号ビットとしてのアーギーメンｌ
−ｐの最上位ビット信号Ｍとともに２の補数でサイン関
数値ｓｚを与える。

第３図には第１図及び第２図に示された構成がどのよう
にデジタルサイン／コサイン波発振器に拡張すｂことが
できるかが概略的に示てれている。

この目的のためにはただ、入力に発振器の周波数を決定
するデジタルワードｆが与えられ、クロック信号りの周
波数で合計演算を行う、すなわちクロック信号ｔが合計
演算を制御するようなデジタルアキユムレータａｋによ
ってアーギュメントｐを形成すればよい。

良く知ら几でいるようにデジタルアキュムレータはバッ
ファの後続した調算器である。加算器の第１の入力圧は
デジタル信号が与えられ、第２の入力はバッファの出力
に接続し、又バッファの入力は加算器の出力に接続され
ている。従ってクロック信号の各々のパルスにおいて、
加算器の第１の入力に与えられたデジタルワードと前の
加算の結果から合計が形成てれる。例えば十進法で１に
対応する信号が加算器の入力に与えられるなら、そのｌ
はクロック信号の各々のパルスに加算されて十進法の連
続番号１．２．３・・・が得られるだろう。第３図に示
ちれた発振器の場合、周波数決定デジタルワードｆが合
計されて、一定に変化するアーギュメントｐがアキュム
レータａｋの出力に現れるようになっている。必要なら
ばアキ−ムレ〜りの出力信号の下位ビットはそのまま使
用されないでもよい。

上記のような発逗器は、信号を別の信号によって又この
別の信号とは正確に９０°位相の異なる信号によって乗
算し々ければならないような象限変調器あるいは復調器
で用いるのが望ましい。

第４図では第３図に示てれた発振器が改良てれたものが
示でれており、アキュムレータａｋには加算Ｊａ’ａｄ
が後琥してお夛、この別の入力には位相デジタルワード
Ｗが与えられている。例えば色信号の色度位相を調節す
るために、キーパルスの期間のみゼロと異なる色度値が
キーパルス中加算器ａｄに送られる。

第３図及び第４図では簡略化のために、第１図及び第２
図のＲＯＭｒｍ　Ｋ続く部分が省略されているが、存在
するものとして考えなければならない。

前に述べた子房ｐ、＋Ｊ＋泣ｐ；十鳴ｐ、−珈ｐニー邸
ｐ。

＋ｄｎｐ　”、一部ｐ、−ｇｉｎ　ｐの関数の対は第２
図ないし第４図に示された構成にも同様に適用でれる。

本発明はモノリシック半導体集積回路として。

特に絶縁ゲート電界効果型トランノスタ技術（ＭＯ８技
術）において用いることが望ましい。

【図面の簡単な説明】

第１図は本発明の実施１＋ＩＩを表すブロックダイヤグ
ラムであり、第２図は第１図に示てれた構成を改良した
もののブロックダイヤグラムである。第３図は第１図及
び第２図に示された構成をデジタルサイン／コサイン波
発振器に拡大して得られる構成の部分的なブロックダイ
ヤグラムであり、第４図は第３図に示でれた構成を改良
したものの部分的なブロックダイヤグラムである。 ｈｌ、ｈ２・・・メモリハーフ、ｉノ、１２．１３・・
・インバータブロック、ｘｉ　ａｘ２・・・排他的ＯＲ
ゲート、ｕｌ、ｕｌ、ｕ３．ｕ４．ｕ５・・・多重スイ
ッチュニツ）、ｒｍ・・・ＲＯＭ　（読み取り専用メモ
リ）。

Claims (6)

【特許請求の範囲】
1. （１）同じ１つのデジタルアーギュメントのデジタルサ
   イン及びコサイン関数値をこれらの関数の４つの任意の
   象限から同時に生成するためのデジタル回路において、 アーギュメントは符号のない純粋の２進コードであり、
   アーギュメントのビット数は符号ビットを含めて関数値
   のビット数より２だけ大きく、前記デジタル回路は、 第１のメモリハーフ及び第２のメモリハーフがそれぞれ
   アーギュメントの増加方向のコサイン関数の第１の半象
   限の符号のない関数値と、アーギュメントの減少方向の
   コサイン関数の第２の半象限の符号のない関数値を保有
   し、この関数値は最下位のビットの値の半分で相互に変
   位しているものである読み取り専用メモリと、 アーギュメントのｎ−３以下の下位ビットのビット信号
   が個々のインバータを通る第１の多重インバータブロッ
   クと、 第１の多重スイッチユニットであって、 その第１の入力のビットラインは第１の多重インバータ
   ブロックの入力の関連するビットラインに接続され、第
   ２の入力のビットラインは第１の多重インバータブロッ
   クの出力の関連するビットラインと接続されており、 コントロール入力にはアーギュメントの最上位から３番
   目のビット信号が与えられ、 出力のビットラインは、アーギュメントが増加するにつ
   れて第１のメモリハーフのコサイン関数値が減少方向に
   読み取られ、一方第２のメモリハーフのコサイン関数値
   が増加方向に読み取られるように、２つのメモリハーフ
   のアドレス入力のビットラインに接続されている第１の
   多重スイッチユニットと、 第１の入力のビットラインがそれぞれ第１及び第２のメ
   モリハーフの出力の関連するビットラインに接続され、
   第２の入力のビットラインはそれぞれ第２及び第１のメ
   モリハーフの出力の関連するビットラインに接続されて
   いる第２及び第３の多重スイッチユニットと、 第１及び第２の入力にはそれぞれアーギュメントの最上
   位の次の桁のビット信号及び最上位から３番目のビット
   が与えられ、出力が第２及び第３の多重スイッチユニッ
   トのコントロール入力に接続されている第１の排他的Ｏ
   Ｒゲートと、 第２及び第３の多重スイッチユニットの出力にそれぞれ
   後続して配置された第２及び第３の多重インバータブロ
   ックと、 第１の入力が第２及び第３の多重インバータブロックの
   入力にそれぞれ接続され、第２の入力が第２及び第３の
   多重インバータブロックの出力にそれぞれ接続され、又
   出力からはそれぞれ符号のないデジタルコサイン関数値
   及びサイン関数値を出力する第４及び第５の多重スイッ
   チユニットと、第１及び第２の入力にはそれぞれアーギ
   ュメントの最上位ビット信号と最上位の次の桁のビット
   信号が与えられ、出力は第４の多重スイッチユニットの
   コントロール入力に送られると共に、符号ビットとして
   この多重スイッチユニットの出力に付加されて１の補数
   コードで符号の付いたコサイン関数値を形成する第２の
   排他的ＯＲゲートとを具備し、 アーギュメントの最上位ビット信号は第５の多重スイッ
   チユニットのコントロール入力に与えられると共に、符
   号ビットとしてこの多重スイッチユニットの出力信号に
   付加されて１の補数コードで符号の付いたサイン関数値
   を形成することを特徴とするデジタル回路。
2. （２）出力関数値が２の補数コードにあって、第４の多
   重スイッチユニットの出力に第１の並列半加算器が後続
   して配置され、 その個々の加算器の第１の入力は第４の多重スイッチユ
   ニットの関連するスイッチの出力に接続され、 最下位の半加算器の第２の入力は第２の排他的ＯＲゲー
   トの出力に接続され、 その他の半加算器の第２の入力は各々の次の下位桁の半
   加算器のキャリー出力に接続され、第２の排他的ＯＲゲ
   ートからの符号ビットとしての出力とともにこの並列加
   算器の出力からは２の補数においてコサイン関数値が出
   力され、 第２の並列半加算器が第５の多重スイッチユニットの出
   力に後続して配置され、 その個々の半加算器の第１の入力は第５の多重スイッチ
   ユニットの関連するスイッチの出力に接続され、 最下位の半加算器の第２の入力にはアーギュメントの最
   上位ビットが与えられ、 他の半加算器の第２の入力は各々次の下位桁の半加算器
   のキャリー出力に接続され、 アーギュメントの符号ビットとしての最上位ビットとと
   もに並列加算器の出力からは２の補数におけるサイン関
   数値が出力される特許請求の範囲第１項記載のデジタル
   回路。
3. （３）デジタルサイン／コサイン波発振器として構成さ
   れ、入力に発振器の周波数を決定するデジタルワードが
   与えられ、合計がクロック信号によって制御されるデジ
   タルアキュムレータによってアーギュメントが生成され
   ることを特徴とする特許請求の範囲第１項または第２項
   記載のデジタル回路。
4. （４）アキュムレータの別他の入力には位相デジタルワ
   ードが与えられ、加算器が後続する特許請求の範囲第３
   項記載のデジタル回路。
5. （５）位相デジタルワードがデジタルカラーテレビジョ
   ン受像機の色信号の色度位相であり、キーパルスの期間
   中このデジタルワードは加算器の別の入力に与えられる
   特許請求の範囲第４項記載のデジタル回路。
6. （６）モノリシック集積半導体技術によって構成されて
   いる特許請求の範囲第１項乃至第５項のうちいずれか１
   項に記載のデジタル回路。