JP2506996B2 - 三角関数発生回路 - Google Patents
三角関数発生回路Info
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- JP2506996B2 JP2506996B2 JP25755288A JP25755288A JP2506996B2 JP 2506996 B2 JP2506996 B2 JP 2506996B2 JP 25755288 A JP25755288 A JP 25755288A JP 25755288 A JP25755288 A JP 25755288A JP 2506996 B2 JP2506996 B2 JP 2506996B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル信号を入力として、ROM回路によ
り三角関数出力を得る三角関数発生回路に関するもので
ある。
り三角関数出力を得る三角関数発生回路に関するもので
ある。
従来の技術 従来より、デジタル信号を入力として、三角関数出力
を得るための回路には、ROM回路が使用されてきた。
を得るための回路には、ROM回路が使用されてきた。
この場合、入力デジタル信号をX,その示す角度をｘと
すれば、 （ｍはデジタル入力Ｘのビット数） なる関係があった。
すれば、 （ｍはデジタル入力Ｘのビット数） なる関係があった。
近年、集積回路においては、消費電力の削減、チップ
面積の削減のため、組み合わせ論理回路と、ROM回路に
より三角関数発生回路を構成して、ROM容量を低減する
方法がとられている。第２図に組み合わせ論理回路とRO
M回路を用いた従来の６ビットの三角関数発生回路を示
す。
面積の削減のため、組み合わせ論理回路と、ROM回路に
より三角関数発生回路を構成して、ROM容量を低減する
方法がとられている。第２図に組み合わせ論理回路とRO
M回路を用いた従来の６ビットの三角関数発生回路を示
す。
外部より印加された０゜〜360゜までの角度を示すデ
ジタル信号Ｘ（X5,X4,X3,X2,X1,X0）は組み合わせ論理
回路（データ変換回路）１により、０゜〜45゜の角度を
示すデータＡ（A3,A2,A1,A0）に変換される。
ジタル信号Ｘ（X5,X4,X3,X2,X1,X0）は組み合わせ論理
回路（データ変換回路）１により、０゜〜45゜の角度を
示すデータＡ（A3,A2,A1,A0）に変換される。
データＡは、SINROM2,COSROM3にアドレスデータとし
て入力され、SINROM2からはSIN（０゜〜45゜）のデジタ
ル出力R14,R13,R12,R11,R10が、COSROM3からはCOS（０
゜〜45゜）のデジタル出力R24,R23,R22,R21,R20がそれ
ぞれ読み出される。
て入力され、SINROM2からはSIN（０゜〜45゜）のデジタ
ル出力R14,R13,R12,R11,R10が、COSROM3からはCOS（０
゜〜45゜）のデジタル出力R24,R23,R22,R21,R20がそれ
ぞれ読み出される。
SINROM2およびCOSROM3からの読み出し出力（R14〜R10
及びR24〜R20）と組み合わせ論理回路１のセレクト信号
SELは、組み合わせ論理回路（セレクタ）４に入力さ
れ、SIN（０゜〜360゜）のデータＳ（S4,S3,S2,S1,
S0）、COS（０゜〜360゜）のデータＣ（C4,C3,C2,C1,
C0）が得られる。SIN・COSデータのMSBデータ（S5,C5）
は、組み合わせ論理回路１より得られる。
及びR24〜R20）と組み合わせ論理回路１のセレクト信号
SELは、組み合わせ論理回路（セレクタ）４に入力さ
れ、SIN（０゜〜360゜）のデータＳ（S4,S3,S2,S1,
S0）、COS（０゜〜360゜）のデータＣ（C4,C3,C2,C1,
C0）が得られる。SIN・COSデータのMSBデータ（S5,C5）
は、組み合わせ論理回路１より得られる。
外部より組み合わせ論理回路１に印加されたデジタル
信号Ｘの示す角度をｘ、組み合わせ論理回路１で変換さ
れて出力されるデータＡ（A0〜A3）の示す角度をａとし
たとき、ｘとａの関係を表１に示す。
信号Ｘの示す角度をｘ、組み合わせ論理回路１で変換さ
れて出力されるデータＡ（A0〜A3）の示す角度をａとし
たとき、ｘとａの関係を表１に示す。
すなわち、０≦ｘ≦45゜の範囲では、ａ＝ｘとなり、
45゜≦ｘ≦90゜の範囲では、ａ＝90゜−ｘとなり、90゜
≦ｘ≦135゜の範囲では、ａ＝ｘ−90゜となり、135゜≦
ｘ≦180゜の範囲では、ａ＝180゜−ｘとなり、180≦ｘ
≦225゜の範囲では、ａ＝ｘ−180゜となり、225゜≦ｘ
≦270゜の範囲では、ａ＝270゜−ｘとなり、270゜≦ｘ
≦315゜の範囲では、ａ＝ｘ−270゜となり、315゜≦ｘ
≦360゜の範囲では、ａ＝360゜−ｘとなる。
45゜≦ｘ≦90゜の範囲では、ａ＝90゜−ｘとなり、90゜
≦ｘ≦135゜の範囲では、ａ＝ｘ−90゜となり、135゜≦
ｘ≦180゜の範囲では、ａ＝180゜−ｘとなり、180≦ｘ
≦225゜の範囲では、ａ＝ｘ−180゜となり、225゜≦ｘ
≦270゜の範囲では、ａ＝270゜−ｘとなり、270゜≦ｘ
≦315゜の範囲では、ａ＝ｘ−270゜となり、315゜≦ｘ
≦360゜の範囲では、ａ＝360゜−ｘとなる。
また、デジタル信号Ｘと角度x,データＡと角度ａの間
には、 なる関係式が成り立つ。
には、 なる関係式が成り立つ。
x,aおよび、デジタルSIN出力（S5,S4,S3,S2,S1,S0）
の示す値ｓ、デジタルCOS出力（C5,C4,C3,C2,C1,C0）の
示す値ｃの関係を表２に示す。
の示す値ｓ、デジタルCOS出力（C5,C4,C3,C2,C1,C0）の
示す値ｃの関係を表２に示す。
発明が解決しようとする課題 しかしながら、上記従来の構成では、表１に示すよう
にROMへのアドレスデータＡが４ビット（A0〜A3）、す
なわち、（入力デジタル信号のビット数−２）ビット必
要である。
にROMへのアドレスデータＡが４ビット（A0〜A3）、す
なわち、（入力デジタル信号のビット数−２）ビット必
要である。
第２図の従来例において、アドレスデータＡのビット
数を１ビット減らし、３ビットにした場合、45゜の角度
を表わすことができず、出力データに不連続が発生す
る。このため、データの最適化によるビット数の削減が
行なえずROM容量の増大，組み合わせ論理回路の複雑化
をまねいた。
数を１ビット減らし、３ビットにした場合、45゜の角度
を表わすことができず、出力データに不連続が発生す
る。このため、データの最適化によるビット数の削減が
行なえずROM容量の増大，組み合わせ論理回路の複雑化
をまねいた。
本発明は、上記問題点を解決するもので、データの最
適化により、アドレスデータの分解能を落とさずに、デ
ータ変換用の組み合わせ論理回路から出力されるアドレ
スデータのビット数を削減し、ひいては、ROM容量の低
減，組み合わせ論理回路の簡素化を実現するものであ
る。
適化により、アドレスデータの分解能を落とさずに、デ
ータ変換用の組み合わせ論理回路から出力されるアドレ
スデータのビット数を削減し、ひいては、ROM容量の低
減，組み合わせ論理回路の簡素化を実現するものであ
る。
課題を解決するための手段 この目的を達成するため、本発明の三角関数発生回路
は、入力デジタル信号ｘの示す角度ｘが m:デジタル入力ビット数 k:オフセット角度， となるように設定したものである。
は、入力デジタル信号ｘの示す角度ｘが m:デジタル入力ビット数 k:オフセット角度， となるように設定したものである。
作用 入力デジタル信号Ｘの示す角度ｘをこのように設定す
ると、アドレスデータの分解能を落とすことなくアドレ
スデータのビット数を削減することができ、ROM容量の
低減，組み合わせ論理回路の簡素化を図ることができ
る。
ると、アドレスデータの分解能を落とすことなくアドレ
スデータのビット数を削減することができ、ROM容量の
低減，組み合わせ論理回路の簡素化を図ることができ
る。
実施例 以下本発明の三角関数発生回路の実施例について説明
する。
する。
第１図は、本発明の一実施例である。ここでは６ビッ
ト入力,6ビット出力のSIN・COS発生回路を例にとって説
明する。
ト入力,6ビット出力のSIN・COS発生回路を例にとって説
明する。
入力デジタル信号Ｘは、組み合わせ論理回路５に入力
され、３ビットのアドレスデータＡ（A2,A1,A0），セレ
クト信号SEL,SINデータのMSB（S5）,COSデータのMSB（C
5），に変換される。6,7,8,9,10は組み合わせ論理回路
５を構成する非排他論理和である。
され、３ビットのアドレスデータＡ（A2,A1,A0），セレ
クト信号SEL,SINデータのMSB（S5）,COSデータのMSB（C
5），に変換される。6,7,8,9,10は組み合わせ論理回路
５を構成する非排他論理和である。
組み合わせ論理回路５で得られた３ビットのアドレス
データ（A2,A1,A0）は、SINROM11,COSROM12に入力さ
れ、それぞれ、SIN（０゜〜45゜）のデータ（R14,R13,R
12,R11,R10）,COS（０゜〜45゜）のデータ（R24,R23,R
22,R21,R20）が読み出される。
データ（A2,A1,A0）は、SINROM11,COSROM12に入力さ
れ、それぞれ、SIN（０゜〜45゜）のデータ（R14,R13,R
12,R11,R10）,COS（０゜〜45゜）のデータ（R24,R23,R
22,R21,R20）が読み出される。
読み出されたデータR14,R13,R12,R11,R10および、
R24,R23,R22,R21,R20は、組み合わせ論理回路13に入力
され、セレクト信号SELによって選択されて、SIN出力端
子S4,S3,S2,S1,S0、COS出力端子C4,C3,C2,C1,C0より出
力される。
R24,R23,R22,R21,R20は、組み合わせ論理回路13に入力
され、セレクト信号SELによって選択されて、SIN出力端
子S4,S3,S2,S1,S0、COS出力端子C4,C3,C2,C1,C0より出
力される。
ここで、入力デジタル信号Ｘ（X5,X4,X3,X2,X1,X0）
とその示す角度ｘの間には、 なる関係がある。
とその示す角度ｘの間には、 なる関係がある。
アドレスデータＡは３ビットでありその最小値は（00
0），最大値は（111）であり、３ビットで、０゜〜45゜
を示している。
0），最大値は（111）であり、３ビットで、０゜〜45゜
を示している。
このとき、アドレスデータＡの分解能は、 であり、従来例の４ビットの場合の分解能と同じであ
る。
る。
入力デジタル信号Ｘとその示す角度ｘ、アドレスデー
タＡとその示す角度ａおよび、セレクト信号SEL、SINデ
ータのMSB（S5）、COSデータのMSB（C5）の関係を表３
に示す。
タＡとその示す角度ａおよび、セレクト信号SEL、SINデ
ータのMSB（S5）、COSデータのMSB（C5）の関係を表３
に示す。
組み合わせ論理回路13の動作すなわち、セレクト信号
SELと読み出したデータR14〜R10,R24〜R20,S4〜S0,C4〜
C0の関係を表４に示す。
SELと読み出したデータR14〜R10,R24〜R20,S4〜S0,C4〜
C0の関係を表４に示す。
以上により、入力デジタル信号Ｘ（X5,X4,X3,X2,X1,X
0）より、SIN出力Ｓ（S5,S4,S3,S2,S1,S0）COS出力Ｃ
（C5,C4,C3,C2,C1,C0）を得る。
0）より、SIN出力Ｓ（S5,S4,S3,S2,S1,S0）COS出力Ｃ
（C5,C4,C3,C2,C1,C0）を得る。
なお、本発明は、デジタル信号をとり扱ったいかなる
種類の集積回路においても実現可能であり、かつ、入力
デジタル信号のビット数は何ら制限をうけつけない。
種類の集積回路においても実現可能であり、かつ、入力
デジタル信号のビット数は何ら制限をうけつけない。
発明の効果 本発明は、デジタル入力Ｘの示す角度ｘに m:Xのビット数 なるオフセットを加えることにより、アドレスデータの
分解能を変えないままアドレスデータのビット数を削減
した、すぐれた三角関数発生回路を実現するものであ
る。
分解能を変えないままアドレスデータのビット数を削減
した、すぐれた三角関数発生回路を実現するものであ
る。
第１図は本発明の一実施例における三角関数発生回路の
回路図、第２図は従来例の回路図である。 １……組み合わせ論理回路（データ変換回路）、２……
SINROM、３……COSROM、４……組み合わせ論理回路（セ
レクタ）、５……組み合わせ論理回路（データ変換回
路）、6,7,8,9,10……非排他論理和、11……SINROM、12
……COSROM、13……組み合わせ論理回路（セレクタ）。
回路図、第２図は従来例の回路図である。 １……組み合わせ論理回路（データ変換回路）、２……
SINROM、３……COSROM、４……組み合わせ論理回路（セ
レクタ）、５……組み合わせ論理回路（データ変換回
路）、6,7,8,9,10……非排他論理和、11……SINROM、12
……COSROM、13……組み合わせ論理回路（セレクタ）。
Claims (1)
- 【請求項１】任意の角度を表わす入力デジタル信号をア
ドレスデータに変換する組み合わせ論理回路と、所定の
角度範囲の角度データを各アドレスに記憶し、上記アド
レスデータで指定されたアドレスの角度データを読み出
すROMとを備え、上記入力デジタル信号Ｘの示す角度ｘ
を、 m:入力デジタル信号のビット数 k:オフセット角度， に設定したことを特徴とする三角関数発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25755288A JP2506996B2 (ja) | 1988-10-13 | 1988-10-13 | 三角関数発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25755288A JP2506996B2 (ja) | 1988-10-13 | 1988-10-13 | 三角関数発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02216512A JPH02216512A (ja) | 1990-08-29 |
| JP2506996B2 true JP2506996B2 (ja) | 1996-06-12 |
Family
ID=17307867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25755288A Expired - Lifetime JP2506996B2 (ja) | 1988-10-13 | 1988-10-13 | 三角関数発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2506996B2 (ja) |
-
1988
- 1988-10-13 JP JP25755288A patent/JP2506996B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02216512A (ja) | 1990-08-29 |
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