JPS5961218A - アナログデイジタル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は入力と複数個の出力を有するアナログディジタ
ル変換器と、前記変換回路により変換された信号の最上
位桁ピッＭこ対する変換回路出力が接続されているカウ
ント位置出力を有するカウンタと、前記カウント位置出
力に結合されたディジタルアナログ変換器と変換回路の
入力と前記ディジタルアナログ変換器の出力に結合され
ている差スレショールド回路とを有し、変換すべきアナ
ログ信号と前記ディジタルアナログ変換器の出力１．。 との差が大きすぎる場合には、スレショールド交差信号
をカウンタに供系ａするため前記差スレショールド回路
の出力をカウンタに結合して成るアナログディジタル変
換回路に関するものである。 米国特許第３，５１６，０８５号には、上述の種類□の
アナログディジタル変換回路が開示されている。 この晩知の回路では変換回路の入力信号とディジタルア
ナログ変換器の出力信号との差をアナログディジタル変
換器の入力に供給し、差スレショールド回路の出力をカ
ウンタの入力に接続しこの力□ウンタ入力によりカウン
タがカウントアツプすぺ１きかカウントダウンすべきか
を決定する。このカウンタを使用すると変換回路の出力
信号組合せのビット数はアナログディジタル変換器を余
計に：設ける必要なく増加させることができる。 本発明の目的は、ビデオ信号の処理に特に適しており、
出力信号組合せのビット数がアナログディジタル変換器
が形成し得る数よりも大なるビット数をアナログディジ
タル変換器を拡張することなくして得られる、という利
点を有しているアナログディジタル変換回路を得るにあ
る。 本発明はアナログディジタル変換器の入力を変換回路の
入力に接続し、またその出力をカウンタのカウント位置
人力Ｇこ接続し、差スレショールド回路の出力を前記カ
ウンタのカウント位置書込み゛入力に接続し、微細アナ
ログディジタル変換器を変換回路の入力およびディジタ
ルアナログ変換器の出力に結合し、この微細アナログデ
ィジタル変換器の出力をディジタルアナログ変換器の付
加的入力に接続しまたこれらを変換回路の出力に接続し
、カウンタのカウント信号入力組合せを修正回モ路の出
力組合せしこ結合し、変換すべきアナログ信号の遅い振
幅変化に対しカウント位置を修正し、この修正回路の入
力をディジタルアナログ変換器の出力に結合し、また入
力を変換回路の入力に結合したことを特徴とする。 本発明における変換回路は、上述の如き構成をとってい
るためビデオ信号の処理Ｑこ特に適しており、ビデオ信
号Ｏこ急激な転移（トランジション）が生じた場合カウ
ンタは微細ビットを直ちに供給・を開始する。この微細
ビットはこの時までは利用できないが、急激な転移の際
においては変換精度は特番こ重要でないため、これは重
要なことではない。小さな信号振幅変化の場合で急激な
転移の発生後においては、微細アナログディジタル夏換
器によって変換動作は正ｒ４Ｇこ再調整される。 以下図面により本発明を説明する。 第１図しこおいて変換回路の入力ｌに対し変換すべきア
ナログビデオ信号を供給する。この人力ｌはアナログデ
ィジタル変換器８の入力でもあり、この変換器の出力の
組合せ５，７，９，１１，１８をカウンタ２５のカウン
ト位置人力１５，１７，１９゜２１．２８に接続する。 カウンタ２５はカウント位置出力の組合せ、２７゜２９
．８１，８８，８５を有しており、これらは変換信号の
股上位桁ビットに対する出力ＭＳＢを形成し、更にこれ
らの出力はディジタルアナログ変換器４７の複数個の入
力８７．８９　ｔ　４１　＋　４８　ｔ　４５に接続す
る。 ディジタルアナログ変換器４７の出力４９を多ｊ・・機
能回路５８の入力５１に接続する。この回路５３は更に
他の入力５５を有しており、これを変換回路の入力ｌに
接続する。更にこの多機能回路５８は、カウンタ２５の
カウント位置書込み人力５９に接続した出力５７と、同
じくカウンタ２５１のカウント信号入力組合せ６５．ｏ
７に接続した２個の出力６１　、６８とを有する。入力
６５は、カウント信号入力であり、入力６７はカウンタ
２５がカウントアツプするか、カウントダウンするかを
決定する信号に対する入力である。 更にこの多機能回路５８は、２個の出力６９゜７１を有
し、これら出力（ま変換信号の最下位桁ビットに対する
変換回路のＬＳＢ出力を形成する。 これらの出力をまディジタルアナリグ変換器４７の２個
の入カフ８．７５にも接続する。 ディジタルアナログ変換器４７は、変換信号の出力信号
組合せの全てのビットをアナログ信号

【こ変換し、この
アナログ信号は出力４９に現れる。 変換回路は、この他クロツク発生器７７を有し、本発生
器７７はアナログディジタル変換器８０入力８１にクロ
ック信号を供給する出カフ９と、多機能回路５３の入力
８８に出カフ９＆こおけるクロック信号と同時に発生す
るクロック信号を供給する出力８２と、デ・イジタルア
ナログ変換器４７の入力８５Ｇこ対し出カフ９および８
２のクロック信号に対し位相がシフトしているクロック
信号を供給する出力８４とを有する。一般にこれらクロ
ック信号の位相は使用する回路素子に見合うものとする
。 多機能回路５８の入力５１および５５をそれぞれ差スレ
ショールド回路９１の入力８７および８９に接続し、そ
の出力９８をこの多機能回路５３の１出力５７に接続す
る。前記差スレショールド回路９１は、その人力８７お
よび８９における差の絶対値が例えば多機能回路５８の
出力６９および７１により供給されるビットの最大値よ
り高くなるか、或いは選択によってノイズ問題がある場
合、これよりある程度高い値よりも高くなった場合にス
レショールド交差信号を発生する。これは、入力信号の
振幅に急激な転移が生じ前記ビットの最大値に対応する
値より高くなるか或いはこれらよりあＩ・・る程度高い
値Ｇこ対する等価値よりも高くなった場合である。 この場合カウンタ２５はアナログディジタル変換器３の
出力信号組合せにより定まる位置を占める。 差スレショールド回路９１の出力９３に生ずるスレショ
ールド交差信号を更に第２カウンタ９７のカウント位置
書込み人力９５に供給する。このカウンタの２個のカウ
ント位置人力９９および１０１はこの場合両方ともゼロ
である。しかしこれらは選択によりこれと異なる組合せ
を供給することができる。この第２カウンタ９７をゼロ
位置に調整する。この場合、このゼロ位置は、多機能回
路５８の出カフ１および６９に接続されている２個のカ
ウント位置出力１０８．１０５にも生ずる０ 第２カウンタ９７のカウント信号人力１０７を多機能回
路５８のり四ツク信号入力８３に接続し、また、この第
２カウンタ９７の、カウント方向入力１０９を比較回路
１１８の出力１１１に接続し、この点（こはさらに多機
能回路５８の出力６８を接続する。比較回路１１３は多
機能回路５８の入力５１および５５に接続された２個の
入力１１５および１１７を有する。多機能回路５８の出
力６１を第２カウンタ９７のオーバーフロー信号出力１
１９に接続する。 比較回路１１８の出力１１１には入力１１５と１１７に
加えられる信号の間の差が負であるか、正であるかに応
じ、論理値０または１の信号を供給する。これに応じて
カウンタ９７および２５は−入力１０７のクロック信号
の制御の下に変換回路の出力信号組合せを階段状に修正
し、これによりディジタルアナログ変換器４７の出力信
号を修正し、多機能回路５８０入力５１と５５の信号の
差が最小になるまでこれを行う。これによって入力１に
おける遅い信号振幅の変化に対し、出力信号組合せが正
確に追従する。 第２カウンタ９７はその出力１０８と１０５＆こより、
また、比較回路１１８との作用により、微細アナログデ
ィジタル変換器を形成する。一方第１“（２カウンタ９
７はその出力１１９と比較回路１１８とにより、修正回
路を形成する。 第２図において第１図の回路と同じ構成素子は同じ参照
番号を用いて示しである。 この第２の回路において第１の回路と相異する部分は多
機能回路５８の構成部分のみである。従ってこの多機能
回路５８の部分のみを以下詳細に説明する。 クロック信号発生器７７は、２個の余分な出力１２１と
１２８とを有しており、多機能回路５３の２個の入力１
２５および１２７に対し−り四ツク信号を供給する。多
機能回路５８の人力１２７は、その出力６１に対し直接
接続されている。出力１２３におけるクロック信号は、
このクロック信号発生器７７の他の出力のクロック信号
と逆相である。一般にクロック信号の位相は使用する回
路素子に対し適するものとする。 多機能回路５３の入力５１および５５は利得率２ａを有
する微分増幅器１２９の入力を形成する。 ここにおいてａはアナログディジタル変換器８にＩ・・
より形成されるビット数であり、本例の場合このピット
数は５である。 この微分増幅器１２９の２個の出力を第２アナログデイ
ジタル変換器１８５の２個の入力１８１および１８８に
接続する。この変換器１３５は、負および正の両方の極
性を有する信号を処理することができ、この極性に応じ
出力１３７より加算および減算回路１３９に対し符号（
サイン）信号を供給する。 第２アナログデイジタル変換器１３５のクロッ゛′り信
号入力を多機能回路５８のクロック信号入力８３に接続
する。 第２アナログデイジタル変換器１３５は、多機能回路５
３の出力５７に接続されている出力１４３にオーバーロ
ード信号を供給し、これは、その人力１３１と１３３に
おける信号間の振幅差が例えば多機能回路の出力６９お
よび７１より供給される変換回路の出力信号組合せのビ
ットの最大等価値より大であるか、または雑音問題のあ
る場合、これよりある程度高い値である場合においてス
レショールド交差信号としての作用を行う。第１図示の
回路の場合と同様に、この場合カウンタ２５はアナログ
ディジタル変換器３の出力組合せにより定められる位置
となる。 第２アナログデイジタル変換器１３５はこの第２変換器
により変換されたディジタル信号組合せを２個の出力１
４５および１４７より供給を行い、この信号組合せは前
述の加算および減算回路１３９に供給される。 加算および減算回路１８９の２個の出力１４９と１５１
を多機能回路５８の出力６９および７］に接続し、また
、メモリ回路１５７の２個の入力１５８および１５５に
接続し、そのクロック信号人力】５９を多機能回路５３
のクロック信号人力１２５にＭＭする。このメモリ回路
１５７の２個の出力１６１と１６８とを前記加算および
減算回路１８９のそれぞれ対応の入力（こ接続する。 更にこれに加え、この加算および減算回路１３９はキャ
リーおよびボロー（桁上げ、桁下げ）出力１６５を有し
ており、この出力を多機能回路５３の出力６３に接続す
る。この出力は出力１４９と１５１におけるディジタル
信号組合せのビットにより現される数の最大値に対応す
る値より加算動作の和が大であるか、または、減算動作
の差がこのディジタル信号組合せのビットにより現され
る数の最小値に対応する値より外である場合に信号を生
ずる。 加算および減算回路１８９は、第２アナログデイジタル
変換器１８５の出力１４５と１４７とのディジタル信号
組合せに対し、アナログディジタル変換器１３５の出力
１３７の符号信号が正の場合【こはζメモリ回路１５７
の出力１６１と１６８のディジタル信号組合せに対しこ
れを加算し、また、前記符号（サイン）信号が負の値で
ある場合にはこれらを互いに減算する。 この場合、出力１．４５，１４７，１３７を有する第２
アナログデイジタル変換器１３５と、出力１４９，１５
１を有する加算および減算回路１３９と、メモリ回路１
５７とによって微細アナログディジタル変換器が構成さ
れる。 この場合、１１３５．１３９．１５７で構成される微細
アナログディジタル変換器は、加算および減算回路１８
９の出力１６５との組合せにより、修正回路が構成され
る。 本回路は次の如くして動作する。 本変換回路のディジタル出力組合せがアナログ入力電圧
の値に対応する値を有する状態がスタート点である。 この場合微分増幅器１２９より電圧は生じない。 この状態より入力の電圧が幾分減少したとすると、微分
増幅器１２９は変換回路の入力値と出力値間の差に比例
する電圧を生ずる。第２アナログデイジタル変換器１３
５はこの差を符号信号に変換しこれをその出力１８７＆
こ生ずる。この符号信号は変換回路の出力値を減少すべ
きであることを示す。また、変換器１３５はその出力１
４５および１４７Ｇこディジタル値を生じ、これは出力
値を減少すべき大きさを示しているものであり、また、
これはこの場合メモリ回路１８７の出力１６１および１
６３の値より加算および減算回路１３９によって減算す
べき値を示している。この減算動作によってゼロより少
い値が生じた場合には、加算および減算回路１３９の出
力１６５はカウンタ２５の入力６７に信号を供給し、こ
れに応じカウント位置を１ステツプ減少ぎせる。このよ
うＧこして変換回路の出力値はその人力値と再び相等し
くなる。 入力ｌの電圧がある程度増加したとすると、出力と入力
の値の差は微分増幅器１２９と第２アナログデイジタル
変換器１３５とによって出力１４＋５゜１４７における
ディジタル値と出力］８７における符号信号に変換され
、これらは加算および減算回路１３９がこのディジタル
値をメモリ回路１５７の出力１６１．１６８の値に加算
すべきであるこ、とを示す。この加算動作によって、３
より大なる量が生じた場合には、加算および減算回路１
３９の出力１６５がカウンタ２５の入力６７に信号を供
給しカウンタ２５はこれに応じｌステップ前進する０ 人力１の電圧が極めて大きい急激な転移を生じた場合に
は前述の如く、第２アナログデイジタル変換器１３５の
出力１４８はカウンタ２５の入力５９に対し信号を供給
し、これによりこのカウンタ２５はアナログディジタル
変換器８の出力値と同じ値となる。この結果出力値の最
上位桁ビットは直ちに正しい値となり、その最下位桁ビ
ットはこれに続いて上述の如くの方法で再調整される。 カウンタ２５により生ずるビット数と多機能回路５３＆
こよって生ずるビット数間の比は上述の例で説明したも
のと異なる値に任意に選択することができる。また、こ
れと同様のことが、出力信号組合せのビット数（こつい
ても言い得る。 また、所望に応じ第１実施例の第２カウンタ９７はカウ
ンタ２５と組合せ、１個のカウンタと成し・得ること当
然である。

【図面の簡単な説明】

第１図は本発明によるアナログディジタル変換回路の実
施例を示すブロック図・ 第２図は本発明のアナログディジタル変換回路の他の実
施例を示すブロック図である。 １・・・入力 ３・・・アナログディジタル変換器 ２５・・・カウンタ ４７・・・ディジタルアナログ変換器 ５８・・・多機能回路 ７７・・・クロック。

Claims (1)

1. 【特許請求の範囲】 １　人力と複数個の出力を有するアナログディジタル変
   換器と、前記変換回路シこより変換された信号の最上位
   桁ビットに対する変換回路出力が接続されているカウン
   ト位置出力を有するカウンタと、前記カウント位置出力
   に結合されたディジタルアナログ変換器と変換回路の入
   力と前記ディジタルアナログ変換器のｌ・・出力【こ結
   合されている差スレショールド回路とを有し、変換すべ
   きアナログ信号と前記ディジタルアナログ変換器の出力
   との差が大きすぎる場合には、スレショールド交差信号
   をカウンタに供給するため前記差スレショールド回路の
   出力をカウンタに結合して成るアナログディジタル変換
   回路において、 アナログディジタル変換器（８）の入力を前記変換回路
   の入力（１）に接続し、またこのアナログディジタル変
   換器（８）の出力（５ｔ７ｓｏｔｔｉｙ１ａ）をカウン
   タ（２５）のカウント位置入力（１５，１，７゜１９．
   ２１．２８）に接続し、差スレシロールド回路（９１）
   の出力（９８，５７）を前記カウンタ（２５ンのカウン
   ト位置書込み入力（５９）に接続し、微細アナログディ
   ジタル変換器（１１８、９７、１，０８１］０５）を変
   換回路の入力（１，５５）およびディジタルアナログ変
   換１（４７）の出力（４９，５１）に結合し、この微細
   アナログディジタル変換器の出力（１０５゜１０８）を
   ディジタルアナログ変換Ｉ’ｄ（４７）の付加的入力（
   ７８，７５）＆こ接続し、またこれらを変換回路の出力
   −（６９，７１）に接続し、カウンタ（２５）のカウン
   ト信号入力組合せ（６５，６７）を修正回路（９７、ｉ
   　１　ｓ　、　、ｘ　１１　、１　］　９　）の出カ組
   合せ（６１，６３）に結合し、変換すべきアナログ信号
   の遅い振幅変化に対しカウント位置を修正し、この修正
   回路の入ヵ（５１，１１５）をディジタルアナログ変換
   器（４７）の出力（４ｏ）ｃこ結合し、また入力（５５
   ，１１７）を変換回路の入力（］）に結合したことを特
   徴とするアナログディジタル変換回路。 Ｌ　微細アナログディジタル変換器は第２カウンタ（９
   ７，１０８，１０５）と比較回路（１１８）とを有する
   特許請求の範囲第１項記載の変換回路。 ＆　微細アナログディジタル変換器が第２ア・・・ナロ
   グデイジタル変換器（１３５）と、加算および減算回路
   （１８９）並びにメモリ回路（：ｚ７）を有する特許請
   求の範囲給１項記載の変換回路。 表　微細アナログディジタル変換器がスレショールド交
   差信号を生ずる出力（１４８）を有する特許請求の範囲
   第８項記載の変換回路。 五　加算および゛減算回路（１８９）はカウンタ（２５
   ）の入力組合せ（６５，６７）の入力（６７）に信号を
   供給する出力を有する特許請求の範囲第３項記載の変換
   回路。