JPS61116930A

JPS61116930A - サ−ボ装置の異常検出回路

Info

Publication number: JPS61116930A
Application number: JP59236633A
Authority: JP
Inventors: 啓介小田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1984-11-12
Filing date: 1984-11-12
Publication date: 1986-06-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は１例えばロボット装置、ＮＣ工作機械るるいは
その他の自動機器などに使用されているサーボ制御系に
おいて発生する異常を検出するサーボ装置の異常検出回
路に関するものでるる。

〔従来の技術〕

ロボットなどの一般的な制御系としては、第２図に示す
ようなものがめる。この第２図において。

ｃ　ｐ　Ｕ　（１）は、適宜のバス本設によってＲＯＭ
（２）。

ＲＡＭ（３）、モータ制御回路（４）　Ｋ各々接続され
ている。モータ制御回路（４）は、第１軸モータ（５）
及びこれに設けられている第１軸エンコーダ（６）に各
々接続されている。また、モータ制御回路（４）は、第
２軸モータ（７）及びこれに設けられている第２軸エン
コーダ（８）に各々接続されている。この制御系の動作
は、周知の通りでめり、ＲＯＭ（２）、　　ＲＡ　Ｍ＜
３）内に格納きれているプログラムめるいはデータ等に
基づいて、ＣＰ　Ｕ　（１）によりモータ制御回路（４
）に指令信号が出力され、更には、モータ制御回路（４
）によって第１軸モータ（５）あるいは第２軸モータ（
７）の制御が行なわれる。

次に、モータ制御回路（４）の詳細について、第６図を
参照しながら説明する。第３図において、第１軸モータ
（５）の制御を行う部分と、第２軸モータ（７）の制御
を行う部分とは同一の構成となっている。

以下、第１軸モータ（５）に関係する部分に対して符号
「Ａ」を付し、第２軸モータ（７）　Ｋ関係する部分に
対して符号「ＢＪを付することとし、この部分の説明に
替えることとする。

第３図において、ＣＰ　Ｕ　（１）は、所定のバス手段
によりパルス列変換回路（９Ａ）に接続されており、こ
のパルス列変換回路（９Ａ）は、偏差カウンタ（１１Ａ
）に接続されている。他方、この偏差カウンタ（１１Ａ
）には、第１軸エンコーダ（６）の出力信号が入力され
ている。偏差カウンタ（１１Ａ）は、Ｄ／Ａ変換器（１
３Ａ）を介して比較器（１５Ａ）の十入力端に接続□さ
れている。この比較器（１５Ａ）の−入力端には、第１
軸エンコーダ（６）の出力信号がＦ　／　Ｖ変換回路（
３１Ａ）を介して人力されている。この比較器（１５Ａ
）は、アンプ（ｉ７Ａ）を介して他の比較器（１９Ａ）
の十入力端に接続されている。比較器（１９Ａ）は、ア
ンプ（２１Ａ）を介して電流制御回路（２３Ａ）に接続
されており、電流）　　制御回路（２３Ａ）は、電流検
出装置（２５Ａ）を介Ｆ）して第１軸七−タ（５）に接続されている。この電流検
出装［（２５Ａ）の出力は、比較器（１９Ａ）の−入力
端に人力されている。

エンコーダ（６）、（力の出力は、エンコーダ断線異常
検出回路（２７Ａ）、（２７Ｂ）に各々人力されており
、これらの検出回路（２７Ａ）、（２７Ｂ）の出力は、
ラッチバッファ回路（ト）に人力されるようになってい
る。また、Ｄ／Ａ変換器（１３Ａ）、（１３Ｂ）には、
偏差オーバ検出回路（２９Ａ）、（２９Ｂ）が各々接続
されており、これらの偏差オーバ検出回路（２９Ａ）　
。

（２９Ｂ）の出力は、ラッチバッファ回路（至）に人力
されている。更に、電流検出回路（２５Ａ）、（２５Ｂ
）の出力は、異常電流検出回路（３３Ａ）、（３３Ｂ）
に人力されており、これら異常電流検出回路（３３Ａ）
　。

（３′５Ｂ）の出力は、ラップバッファ回路（至）に入
力されている。ラッテバッファ回路（至）の出力は、Ｃ
ＰＵ（１）及び異常処理回路（至）に入力されるように
接続されている。

次に、上記回路の動作について説明する。まず、ＣＰＵ
（１）によりバス手段を介して制御対象に対する位置指
令データがパルス列変換回路（９Ａ）に人力される。こ
のパルス列変換回路（９Ａ）Ｋよって、位置指令データ
が対応するパルス列に変換される。このパルス列は、第
１軸エンコーダ（６）の出力すなわち位置フィードバッ
クパルスとともに偏差カウンタ（１１Ａ）に入力される
。

偏差カウンタ（１１Ａ）では、人力の偏差がカウントさ
れ１両人力信号の偏差分がＤ／Ａ変換器（１３Ａ）でア
ナログの速度指令信号に変換される。

この信号は、比較器（１５Ａ）　　に入力される。他方
、第１軸エンコーダ（６）の位置フィードバックパルス
信号は、Ｆ／Ｖ変換器（３１Ａ）によって速度フィード
バック信号に変換され、比較器（１５Ａ）に人力される
。比較器（１５Ａ）では、入力された信号を比較し、そ
の偏差分が出力され、アンプ（１７Ａ）で増幅されて比
較器（１９Ａ）に人力される。他方。

比較器（１９Ａ）には、電流検出装置（２５Ａ）から出
力された電流フィードバック信号が人力されている。比
較的（１９Ａ）では、入力された両信号の偏差分が求め
られ、これが電流指令信号としてアンプ（２１Ａ）で増
幅された後電流制御回路（２３Ａ）に人力される。そし
て、電流制御回路（２３Ａ）により第１軸モータ（５）
の電流が制御され、第１軸モータ（５）　Ｋよる制御対
象の位置制御が行なわれる。

第２軸モータ（７）の制御についても同様である。

次に、異常検出について説明する。エンコーダ（６）　
、　（８）の断線異常は、エンコーダ断線異常検出回路
（２７Ａ）、（２７Ｂ）に′よって検出され、ラッチバ
ッファ回路（至）に検出信号が入力される。偏差カウン
タ（１１Ａ）、（１１Ｂ）による偏差のカウントが規定
の値以上になると、これが偏差オーバ検出回路（２９Ａ
）、（２９Ｂ）によって検出され、検出信号がラッテバ
ッファ回路（至）に人力される。モータ（５）。

（７）に入力される電流に対する過電流異常と電力に対
する過負荷異常とは、異常電流検出回路（３３Ａ）。

（３３Ｂ）によって検出され、検出信号がラッテバッフ
ァ回路（３１１Ｃ入力される。これらの異常のうち、い
ずれか１つでも異常が検出されると、異常処理回路競が
動作し、ソフト的サンプリング検出を待つことなく瞬時
にモータ電源の切断などの停止処理が行なわれる。また
、ラッテバッファ回路（ハ）の出力は、ＣＰＵ（１）に
入力され、異常原因の調査が行なわれる。

次に、上記ラッチバッファ回路（ト）の従来の構成例に
ついて第４図を参照しながら説明する。第４図において
、上述した検出回路（２７Ａ）、（２９Ａ）。

（３３Ａ）、（２７Ｂ）、（２９Ｂ）、（３３Ｂ）は、
池数のＲ８７リツプフロツプを含むフリップフロップ群
（ロ）の端子（１Ｓ）ないしく８Ｓ）に各々接続されて
おり、その出力（ＩＱ）７ｆｆｉいしく８Ｑ）は、スリ
ーステートバッファ（至）及び８人力ＯＲ回路（至）に
各々接続されている。フリップフロップ群（ロ）には、
リセット用のパルスが適宜入力され、スリーステートバ
ッファ（至）の出力は、ＣＰ　Ｕ　（１）に人力されて
いる。また、８人力ＯＲ回路（至）の出力は異常処理回
路（至）に入力されるようになっている。

このラッテバッファ回路（２）の動作を説明すると、検
出回路（２７Ａ）ないしく３３　Ｂ）の少なくてもいず
れか１つから検出信号が出力されると、フリラン　　プ
フロップ群（ロ）の咳当するフリップフロップの出力が
論理値の「Ｌ」レベルから論理値の「Ｈ」レベルになる
。このため、８人力ＯＲ回路（至）の出力は「Ｈ」レベ
ルとなり、異常処理回路（至）が動作することとなる。

また、フリップフロップ群（ロ）の８ビツトの出力は、
スリーステートバッファ（９）を介してＣＰ　Ｕ　（１
）に８ビツトの信号として人力される、第５図は、４軸
分のラッチバッファ回路を示すもので、第４図に示す回
路に加えて、第３軸及び第４軸に対する検出回路（２７
Ｃ）ないしく３３　Ｄ）について、フリップフロップ群
（３７Ａ）、スリーステートバッファ（３８Ａ）、８人
力ＯＲ回路（３９Ａ）。

異常処理回路（３６人）を有する構成となっている。

〔発明が解決しようとする問題点３以上のように、従来の装置においては、２軸分に対して
８ビツトのスリーステートバッファを用いており、ｃｐ
Ｕ（１）のワード長ないし単位処理ビットが８ビツトで
ある場合には、一時に読込みできる異常処理が２軸分と
なる。従って、例えば。

４軸分の異常検出を行う場合には、第５図に示すように
、スリーステートバッファ（至）が更にもう１つ必要と
なり、ＣＰＵ（１）の読込み時間も２倍にな　　　ヰる
という不都合がるる。

本発明は、かかる点に鑑みてなされたものでめシ、部品
点数の低減を図るとともに、処理時間の短縮を図ること
ができるサーボ装置の異常検出回路を提供することを七
の目的とするものである。

〔問題点を解決するための手段〕

本発明は、異常を検出する手段の出力をコード化して出
力する手段を有することを特徴とするものである。

〔作　用〕

本発明によれば、異常検出手段の出力はコード化され、
このコードが処理手段に人力される。このコードのビッ
ト数は、処理手段のビット長ないし単位処理ビット数に
対応して設定される。

〔実施例〕

以下、本発明にかかるサーボ装置の異常検出回路を添付
図面に示す実施例に基づいて詳細に説明する。

第１図には、本発明にかかる異常検出回路の一実施例が
示されている。この南において、第１軸モータ（５）に
対する検出回路（２７Ａ）、（２９Ａ）。

（３０Ａ）　　（第６図参照）の出力端子は、４人力Ｎ
ＡＮＤ回路（転）に接続されており、第２軸モータ（７
）に対する検出回路（２７Ｂ）、（２９Ｂ）、（３０Ｂ
）（第３図参照）の出力端子は、４人力ＮＡＮＤ回路−
に接続されている。

次に、フリッププロップ群に）は、フリップフロップ（
４０Ａ）７にいしく４［Ｅ）Ｋよって構成されている。

これらの７リツプフロツプ（４０Ａ）Ｚいしく４０　ｇ
）は、ＮＡＮＤ回路によって等制約に表わされている。

フリッププロップ（４０Ａ）には、エンコーダ断線異常
、検出回路（２７Ａ）、（２７Ｂ）の検出（３３Ｂ）の
過電流異常検出信号がセット信号として人力されている
。フリップフロップ（４０Ｃ）には、異常電流検出回路
（３３Ａ）、（３３Ｂ）　　の過負荷異常検出信号がセ
ット信号として人力されている。フリップフロップ（４
０Ｄ）には、４人力ＮＡＮＤ回路−の出力信号がセット
信号として人力されている。フリップ７０ツブ（４０Ｋ
）には、４人力ＮＡＮＤ回路−の出力信号がセット信号
として入力されている。

フリップフロップ群−の出力端子のうち、フリップフロ
ップ（４０Ａ）ないしく４０Ｄ）の出力端子は、４ビツ
トのスリーステートバッファーに接続されており、フリ
ップフロップ（４０Ｄ）及び（４０ツの出力端子は、２
人力ＯＲ回路＆’／ｌに接続されている。更に、スリー
ステートバッファ囮の４ビツトの出力端子は、ＣＰＵ（
１）（第２図ないし第６図参照）Ｋ接続されているバス
手段に接続されており、２人力ＯＲ回路（財）の出力端
子は、異常処理回路（ト）に接続されている。なお、プ
リップフロップ群顛には、外部から適宜必要に応じてリ
セット信号が人力され、スリーステートバッファ藺には
、制御用の信号が入力されるようになっている。　　　
′欠に上記実施例の全体的動作について説明する。

まず、検出回路（２７Ａ）ないしく３３　Ｂ）のいずれ
夕　　かによって異常が検出されると、２人力ＯＲ回路
（ロ）の出力が反転して論理値の「Ｈ」レベルとなる。

これによって異常処理回路（至）が動作し、サーボ電源
の切断などの異常処理が図示しない機構によってハード
的に行なわれる。

異常がエンコーダ断線の場合には、フリップフロップ（
４０Ａ）の出力が「Ｈ」レベルに反転する。

過電流異常が検出された場合には、フリップフロップ（
４０Ｂ）の出力が「Ｈ」レベルに反転する。

また、過負荷異常が検出された場合には、ブリップフロ
ップ（４０Ｃ）の出力が同様に、「Ｈ」レベルに反転す
る。これらの異常が第１軸の回路について生じたときは
、フリッププロップ（４０Ｄ）の出力が「Ｈ」レベルで
めシ、第２軸の回路について生じたときは、フリップフ
ロップ（４０Ｄ）の出力が「Ｌ」レベルでるる。ま九、
異常が、偏差オーバでるるときは、フリップ７０ツブ（
４０Ａ）’Ｚいしく４０　Ｃ）のいずれの出力も反転し
ない。従って、フリップフロップ（４０Ａ）ｙいしく４
１１　Ｄ）の出力を、４ビツトのスリーステートバッフ
ァ（財）を介してｃ　ｐ　Ｕ　（１）に転送することに
よシ、異常の内容と生じた系統を調査することができる
。この異常原因調査は、ＣＰ　Ｕ　（１）によって行な
われる。

例えば、７リツプフロツブ（４０Ａ）、（４０Ｄ）の出
力が「■」レベルのときは、第１軸の回路において、エ
ンコーダ断線が生じた場合である。

また、フリップフロップ（４０Ａ）ないしく４０　Ｄ）
のいずれの出力も「Ｌ」レベルであるときは、第２軸の
回路において偏差オーバが生じたことになる。

なお、上記実施例では、フリップフロップを用いてエン
コード回路を構成したが、専用のＩＣでかかる作用を奏
する回路を構成するようにしてもよい。

〔発明の効果〕

以上説明したように、本発明によるサーボ装置の異常検
出回路によれば、検出回路から検出された信号によって
表わされる異常の状態を、エンコード化することとした
ので、スリーステートバッファが少なくなるなど部品点
数の低減を図ることができるとともに、ＣＰＵが一度に
読み取ることができる情報量も増大し、処理時間も短縮
されるという効果かめる。

【図面の簡単な説明】

第１図は本発明にかかるサーボ装置の異常検出回路を示
すブロック図、第２図はサーボ装置の一般的な構成例を
示すブロック図、第３図はモータ制御回路の一例を示す
ブロック図、第４図は従来のラッチバッファ回路の一例
を示すブロック図、第５図は４軸に対するラッチバッフ
ァ回路の一例を示すブロック図でろる。図において、（１）はＣＰＵ、（４）はモータ制御回路
、（５）は第１軸モータ、（７）は第２軸モータ、（２
７Ａ）。（２７Ｂ）はエンコーダ断線異常検出回路、（２９Ａ）
。（２９Ｂ）は偏差オーバ検出回路、（３３Ａ）、（３３
Ｂ）は異常電流検出回路、（２）はラッテバッファ回路
、（至）は異常処理回路、顛はフリップフロップ群、（
４０Ａ）’Ｚいしく４０　Ｅ）はフリップフロップ、（
至）。 ■は４人力ＮＡＮＤ回路、補は２人力ＯＲ回路、（至）
はスリーステートバッファでるる。なお、各図中同一符号は、同−又は相当部分を示すもの
とする。

Claims

【特許請求の範囲】　サーボ装置の２以上の制御系統の各々において発生す
る種々の異常を検出する検出手段と、これらの検出手段
の出力に基づいて異常原因調査を行う処理手段とを含む
サーボ装置の異常検出回路において、前記検出手段の出力をコード化して前記処理手段に入力
する手段を設けたことを特徴とするサーボ装置の異常検
出回路。