JPH0313764Y2 - - Google Patents
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- JPH0313764Y2 JPH0313764Y2 JP1986156196U JP15619686U JPH0313764Y2 JP H0313764 Y2 JPH0313764 Y2 JP H0313764Y2 JP 1986156196 U JP1986156196 U JP 1986156196U JP 15619686 U JP15619686 U JP 15619686U JP H0313764 Y2 JPH0313764 Y2 JP H0313764Y2
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- 238000012545 processing Methods 0.000 description 12
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B21/00—Systems involving sampling of the variable controlled
- G05B21/02—Systems involving sampling of the variable controlled electric
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/20—Pc systems
- G05B2219/21—Pc I-O input output
- G05B2219/21105—Read in data only if value changes, transition to save processor time
Description
【考案の詳細な説明】
本考案は、プロセス信号を処理するシステムに
関し、特定すると、プロセス信号値の先に通信さ
れたプロセス信号値からの偏差にしたがつて、そ
の偏差量をコンピユータおよび／または表示装置
に伝送するシステムに関する。
関し、特定すると、プロセス信号値の先に通信さ
れたプロセス信号値からの偏差にしたがつて、そ
の偏差量をコンピユータおよび／または表示装置
に伝送するシステムに関する。
製造または処理設備に存在する複数のプロセス
を監視するのにコンピユータが広く使用されてい
る。このタスクを遂行するため、特定の製造およ
び／または処理変数の状態や条件を監視するため
にセンサが設けられており、これらの信号が、コ
ンピユータシステムとのインターフエースとして
働くマルチプレクサに伝送される。マルチプレク
サは、到来信号をサンプルし、続いてこのサンプ
ルをコンピユータシステムに転送する。現在広く
使用されている方法は、これらの信号を固定時間
間隔で周期的にサンプルし、全サンプルをコンピ
ユータシステムに伝送するものである。この技術
はポーリングとして知られるものであるが、この
技術の場合、サンプリング周期は、処理信号に存
する最高周波数の少なくとも２倍でなければなら
ず、普通は最高周波数より相当高くなければなら
ない。サンプリング速度に対するこの要件のた
め、また全サンプルがコンピユータシステムおよ
び／または表示装置に伝送されなければならない
から、この手法は、伝送されるサンプルの容量が
巨大となり、このためサンプルの伝送に固有の時
間遅延を生じ、したがつてシステム応答時間が増
す、すなわち、プラントまたは設備の事象の発生
と、関連するデータのコンピユータシステムおよ
び／または表示装置への伝送の完了との間の時間
が増すという固有の問題を有した。システム応答
時間のこのような増加は、検出されるまでの不当
に長い期間内にプラントまたは設備内に不安全な
状態を生ずることがある。この問題をできるだけ
少なくするために、サンプリング速度を減ずるこ
とができるが、このような手法は、迅速に変化す
るプロセス変数がサンプルされない確率を増大さ
せる。このように、現在までのところ、迅速なシ
ステム応答時間についての要望は、高サンプル速
度では達成できなかつた。
を監視するのにコンピユータが広く使用されてい
る。このタスクを遂行するため、特定の製造およ
び／または処理変数の状態や条件を監視するため
にセンサが設けられており、これらの信号が、コ
ンピユータシステムとのインターフエースとして
働くマルチプレクサに伝送される。マルチプレク
サは、到来信号をサンプルし、続いてこのサンプ
ルをコンピユータシステムに転送する。現在広く
使用されている方法は、これらの信号を固定時間
間隔で周期的にサンプルし、全サンプルをコンピ
ユータシステムに伝送するものである。この技術
はポーリングとして知られるものであるが、この
技術の場合、サンプリング周期は、処理信号に存
する最高周波数の少なくとも２倍でなければなら
ず、普通は最高周波数より相当高くなければなら
ない。サンプリング速度に対するこの要件のた
め、また全サンプルがコンピユータシステムおよ
び／または表示装置に伝送されなければならない
から、この手法は、伝送されるサンプルの容量が
巨大となり、このためサンプルの伝送に固有の時
間遅延を生じ、したがつてシステム応答時間が増
す、すなわち、プラントまたは設備の事象の発生
と、関連するデータのコンピユータシステムおよ
び／または表示装置への伝送の完了との間の時間
が増すという固有の問題を有した。システム応答
時間のこのような増加は、検出されるまでの不当
に長い期間内にプラントまたは設備内に不安全な
状態を生ずることがある。この問題をできるだけ
少なくするために、サンプリング速度を減ずるこ
とができるが、このような手法は、迅速に変化す
るプロセス変数がサンプルされない確率を増大さ
せる。このように、現在までのところ、迅速なシ
ステム応答時間についての要望は、高サンプル速
度では達成できなかつた。
上述の理由で、システム精度を維持するために
高サンプリング速度を有し、かつ応答時間ができ
るだけ短いシステムを開発することが望まれた。
高サンプリング速度を有し、かつ応答時間ができ
るだけ短いシステムを開発することが望まれた。
本考案は、信号が先に伝送された信号から予定
された量だけ異なる場合のみ信号を処理すること
により、従来技術と関連する上述の問題ならびに
他の問題を解決するものである。このように、巨
大な量のデータが、マルチプレクサからコンピユ
ータおよび／または表示装置に伝送されず、高サ
ンプル速度を維持しながら、システムの応答時間
をできるだけ短くすることができる。本方法は、
サンプルされた測定値をデイジタル形式に変換
し、これを反転し、反転信号を２進全加算器によ
り先に記憶された信号に加えることにより遂行さ
れる。この結果は、到来信号の値と記憶された信
号間の差を表わし、次いでこの差が、２進コンパ
レータにより、１組のサムホイールスイツチによ
り設定された予定の差に比較される。到来信号の
値と記憶された信号間の差が予定された差を越え
ると、フリツプフロツプが作動されて、１組の２
進ラツチを可能化し、該ラツチが到来信号を通過
させ、コンピユータの中央処理装置に記憶された
信号を取り替え、あるいは表示装置上に表示させ
る。伝送が完了した後、システムはリセツトさ
れ、次のプロセス信号の処理を可能ならしめる。
記憶された信号から予定された量だけ異なる到来
信号のみが、コンピユータまたは表示装置に転送
せしめられるから、転送されるサンプルの容量は
相当に小さくなり、高サンプル速度を維持しなが
らシステム応答時間は最低となる。
された量だけ異なる場合のみ信号を処理すること
により、従来技術と関連する上述の問題ならびに
他の問題を解決するものである。このように、巨
大な量のデータが、マルチプレクサからコンピユ
ータおよび／または表示装置に伝送されず、高サ
ンプル速度を維持しながら、システムの応答時間
をできるだけ短くすることができる。本方法は、
サンプルされた測定値をデイジタル形式に変換
し、これを反転し、反転信号を２進全加算器によ
り先に記憶された信号に加えることにより遂行さ
れる。この結果は、到来信号の値と記憶された信
号間の差を表わし、次いでこの差が、２進コンパ
レータにより、１組のサムホイールスイツチによ
り設定された予定の差に比較される。到来信号の
値と記憶された信号間の差が予定された差を越え
ると、フリツプフロツプが作動されて、１組の２
進ラツチを可能化し、該ラツチが到来信号を通過
させ、コンピユータの中央処理装置に記憶された
信号を取り替え、あるいは表示装置上に表示させ
る。伝送が完了した後、システムはリセツトさ
れ、次のプロセス信号の処理を可能ならしめる。
記憶された信号から予定された量だけ異なる到来
信号のみが、コンピユータまたは表示装置に転送
せしめられるから、転送されるサンプルの容量は
相当に小さくなり、高サンプル速度を維持しなが
らシステム応答時間は最低となる。
以下、図面を参照して本考案を好ましい具体例
について説明する。
について説明する。
第１図は、必要とされる回路の入力調整部１０
を例示しており、端末設備１２、複数の信号調整
回路１４、複数のサンプル・ホールド増幅器１
６、マルチプレクサ１８、バツフアまたはサンプ
ル・ホールド増幅器２０、アナログ−デイジタル
コンバータ２２およびコントローラ２４が含まれ
ている。プラントまたは設備からの入力信号は、
システムに送られ、一般に周知の技術および装置
により端末設備１２の入力で終端する。端末設備
１２の各出力は、周知の設計の信号調整回路１４
の入力に接続される。信号調整回路１４の各出力
は、これも周知の設計のサンプル・ホールド増幅
器１６の入力に接続される。各サンプル・ホール
ド増幅器１６の出力は、従来形式のマルチプレク
サ１８の入力として利用される。マルチプレクサ
１８の出力は、バツフウまたはサンプル・ホール
ド増幅器２０の入力に接続され、該増幅器の出力
は、アナログ−デイジタルコンバータ２２の入力
に接続される。アナログ−デイジタルコンバータ
２２の出力は、コントローラ２４の入力に接続さ
れる。コントローラ２４の出力は、マルチプレク
サ１８、サンプル・ホールド増幅器１６および後
述の例外処理回路３０に接続される。
を例示しており、端末設備１２、複数の信号調整
回路１４、複数のサンプル・ホールド増幅器１
６、マルチプレクサ１８、バツフアまたはサンプ
ル・ホールド増幅器２０、アナログ−デイジタル
コンバータ２２およびコントローラ２４が含まれ
ている。プラントまたは設備からの入力信号は、
システムに送られ、一般に周知の技術および装置
により端末設備１２の入力で終端する。端末設備
１２の各出力は、周知の設計の信号調整回路１４
の入力に接続される。信号調整回路１４の各出力
は、これも周知の設計のサンプル・ホールド増幅
器１６の入力に接続される。各サンプル・ホール
ド増幅器１６の出力は、従来形式のマルチプレク
サ１８の入力として利用される。マルチプレクサ
１８の出力は、バツフウまたはサンプル・ホール
ド増幅器２０の入力に接続され、該増幅器の出力
は、アナログ−デイジタルコンバータ２２の入力
に接続される。アナログ−デイジタルコンバータ
２２の出力は、コントローラ２４の入力に接続さ
れる。コントローラ２４の出力は、マルチプレク
サ１８、サンプル・ホールド増幅器１６および後
述の例外処理回路３０に接続される。
こゝで第２図を参照すると、例外処理回路３０
が例示されており、この回路には、複数の２安定
ラツチ３２、複数のインバータ３４、複数の出力
バツフア３６、複数の２進全加算器３８、排他的
ORゲート４０および４２、複数の排他的ORゲ
ート４４、複数のサムホイールスイツチ４６、複
数の抵抗４８、インバータ５０、複数の２進コン
バレータ５２、フリツプフロツプ５４、インバー
タ５６および５８、および出力増幅器６０が含ま
れている。複数のデータビツト線（線D1〜D4）
は、コントローラ２４の出力から発し、各々、２
安定ラツチ３２の入力およびインバータ３４の入
力に接続される。各２安定ラツチ３２の出力は、
出力バツフア３６の入力、および２進全加算器３
８の入力１方に接続される。インバータ３４の各
出力は、２進全加算器３８の対応する他方の入力
に接続される。正の電圧（＋Ｖ）が、２進全加算
器３８のキヤリー入力（CO）、および排他的OR
ゲート４２の１入力に供給される。２進加算器３
８のキヤリ出力（Ｃ４）は、排他的ORゲート４
０の入力に接続され、そして該ORゲートの他方
の入力は接地電位に接続される。排他的ORゲー
ト４０の出力は、排他的ORゲート４４の各々の
入力、および排他的ORゲート４２の他方の入力
に接続される。２進全加算器３８の各加算出力
は、排他的ORゲート４４の他方の入力に接続さ
れる。排他的ORゲート４４の各出力は、２進コ
ンパレータ５２の入力の１つに接続される。加え
て、各サムホイールスイツチ４６は、その１端子
が接地電位に接続され、他端子が２進コンパレー
タ５２の他方の入力に接続される。一端に正電圧
（＋Ｖ）が印加された抵抗４８も、２進コンパレ
ータ５２の各後者の入力に接続されている。排他
的ORゲート４２の出力は、２進コンパレータ５
２のＡ＞Ｂ入力とインバータ５０の入力に接続さ
れ、該インバータ５０の出力は、２進コンパレー
タ５２のＡ＝Ｂ入力に接続される。２進コンパレ
ータ５２のＡ＜Ｂ入力は、接地電位に接続され
る。２進コンパレータ５２のＡ＞Ｂ出力は、フリ
ツプフロツプ５４のＤ入力に接続される。しかし
て、該フリツプフロツプのクロツク入力は、イン
バータ５８を介してマルチプレクサ１８に接続さ
れており、そのクリヤ入力は、インバータ５６を
介してコンピユータの中央処理装置（図示せず）
に接続されている。フリツプフロツプ５４の出
力は、出力がコンピユータの中央処理装置に接続
された増幅器６０の入力に接続され、他方フリツ
プフロツプのＱ出力は、２安定ラツチ３２の可能
化入力に接続される。
が例示されており、この回路には、複数の２安定
ラツチ３２、複数のインバータ３４、複数の出力
バツフア３６、複数の２進全加算器３８、排他的
ORゲート４０および４２、複数の排他的ORゲ
ート４４、複数のサムホイールスイツチ４６、複
数の抵抗４８、インバータ５０、複数の２進コン
バレータ５２、フリツプフロツプ５４、インバー
タ５６および５８、および出力増幅器６０が含ま
れている。複数のデータビツト線（線D1〜D4）
は、コントローラ２４の出力から発し、各々、２
安定ラツチ３２の入力およびインバータ３４の入
力に接続される。各２安定ラツチ３２の出力は、
出力バツフア３６の入力、および２進全加算器３
８の入力１方に接続される。インバータ３４の各
出力は、２進全加算器３８の対応する他方の入力
に接続される。正の電圧（＋Ｖ）が、２進全加算
器３８のキヤリー入力（CO）、および排他的OR
ゲート４２の１入力に供給される。２進加算器３
８のキヤリ出力（Ｃ４）は、排他的ORゲート４
０の入力に接続され、そして該ORゲートの他方
の入力は接地電位に接続される。排他的ORゲー
ト４０の出力は、排他的ORゲート４４の各々の
入力、および排他的ORゲート４２の他方の入力
に接続される。２進全加算器３８の各加算出力
は、排他的ORゲート４４の他方の入力に接続さ
れる。排他的ORゲート４４の各出力は、２進コ
ンパレータ５２の入力の１つに接続される。加え
て、各サムホイールスイツチ４６は、その１端子
が接地電位に接続され、他端子が２進コンパレー
タ５２の他方の入力に接続される。一端に正電圧
（＋Ｖ）が印加された抵抗４８も、２進コンパレ
ータ５２の各後者の入力に接続されている。排他
的ORゲート４２の出力は、２進コンパレータ５
２のＡ＞Ｂ入力とインバータ５０の入力に接続さ
れ、該インバータ５０の出力は、２進コンパレー
タ５２のＡ＝Ｂ入力に接続される。２進コンパレ
ータ５２のＡ＜Ｂ入力は、接地電位に接続され
る。２進コンパレータ５２のＡ＞Ｂ出力は、フリ
ツプフロツプ５４のＤ入力に接続される。しかし
て、該フリツプフロツプのクロツク入力は、イン
バータ５８を介してマルチプレクサ１８に接続さ
れており、そのクリヤ入力は、インバータ５６を
介してコンピユータの中央処理装置（図示せず）
に接続されている。フリツプフロツプ５４の出
力は、出力がコンピユータの中央処理装置に接続
された増幅器６０の入力に接続され、他方フリツ
プフロツプのＱ出力は、２安定ラツチ３２の可能
化入力に接続される。
動作について説明すると、アナログ形式のデー
タは、プラントまたは設備から端末設備１２に受
信される。各信号は、それぞれの信号調整回路１
４およびサンプル・ホールド増幅器１６を介して
マルチプレクサ１８に伝達される。コントローラ
２４が適正な命令を受信すると、マルチプレクサ
の１点がアドレスされ、該点と関連される入力信
号がバツフア増幅器２０に伝達される。しかし
て、該増幅器の一次的機能は、アナログ−デイジ
タルコンバータ２２に低インピーダンスを提供す
ることである。もしも増幅器２０がサンプル・ホ
ールド形式の増幅器であると、この同じ形式の隔
絶が提供され、加えて、システムのアパチヤ時間
すなわち、サンプルが行なわれる実際時間を滅ず
ることができ、変換期間中の入力信号の変化は被
変換値に影響を及ぼさない。コントローラ２４は
また、サンプル・ホールド増幅器１６に制御信号
を供給する。
タは、プラントまたは設備から端末設備１２に受
信される。各信号は、それぞれの信号調整回路１
４およびサンプル・ホールド増幅器１６を介して
マルチプレクサ１８に伝達される。コントローラ
２４が適正な命令を受信すると、マルチプレクサ
の１点がアドレスされ、該点と関連される入力信
号がバツフア増幅器２０に伝達される。しかし
て、該増幅器の一次的機能は、アナログ−デイジ
タルコンバータ２２に低インピーダンスを提供す
ることである。もしも増幅器２０がサンプル・ホ
ールド形式の増幅器であると、この同じ形式の隔
絶が提供され、加えて、システムのアパチヤ時間
すなわち、サンプルが行なわれる実際時間を滅ず
ることができ、変換期間中の入力信号の変化は被
変換値に影響を及ぼさない。コントローラ２４は
また、サンプル・ホールド増幅器１６に制御信号
を供給する。
バツフアまたはサンプル・ホールド増幅器２０
からの出力信号は、アナログ−デイジタルコンバ
ータ２２に伝送され、ここでデイジタル形式に変
換される。コンバータ２２のデイジタル出力は、
データ線D1〜DNを介して２安定ラツチ３２に伝
送される。各データ線に対して１つの２安定ラツ
チ３２が設けられている。２進入力０が２安定ラ
ツチ３２の可能化端子にあると、線D1〜DN上の
到来信号は作用せず、２安定ラツチ３２の出力線
S1〜SNは、コンピユータ（図示せず）に先に記
憶された信号を送出し続ける。
からの出力信号は、アナログ−デイジタルコンバ
ータ２２に伝送され、ここでデイジタル形式に変
換される。コンバータ２２のデイジタル出力は、
データ線D1〜DNを介して２安定ラツチ３２に伝
送される。各データ線に対して１つの２安定ラツ
チ３２が設けられている。２進入力０が２安定ラ
ツチ３２の可能化端子にあると、線D1〜DN上の
到来信号は作用せず、２安定ラツチ３２の出力線
S1〜SNは、コンピユータ（図示せず）に先に記
憶された信号を送出し続ける。
線D1〜DN上の到来信号と線S1〜SN上の記憶
信号間の差を決定するためには、デイジタル滅算
が必要とされる。この独特の形式の滅算では、到
来信号が反転され、次いで記憶信号に加えられる
だけでなく、単一のビツト（最下位ビツト）が結
果に加えられなければならない。このデイジタル
滅算を遂行するためには、データ線D1ないしDN
上の到来信号は、インバータ３４にも伝送され、
こゝで反転される。反転されたデータビツトは、
次いで２進全加算器３８に伝送され、こゝでデー
タビツトは、それぞれの記憶データビツトの対応
するものに加えられる。正の電圧が２進加算器３
８のキヤリー入力（CO）に加えられ、必要とさ
れる最下位ビツトが存在することが保証される。
信号間の差を決定するためには、デイジタル滅算
が必要とされる。この独特の形式の滅算では、到
来信号が反転され、次いで記憶信号に加えられる
だけでなく、単一のビツト（最下位ビツト）が結
果に加えられなければならない。このデイジタル
滅算を遂行するためには、データ線D1ないしDN
上の到来信号は、インバータ３４にも伝送され、
こゝで反転される。反転されたデータビツトは、
次いで２進全加算器３８に伝送され、こゝでデー
タビツトは、それぞれの記憶データビツトの対応
するものに加えられる。正の電圧が２進加算器３
８のキヤリー入力（CO）に加えられ、必要とさ
れる最下位ビツトが存在することが保証される。
線D1〜DN上の到来信号の値が、線S1〜SN上
の記憶信号よりも低ければ、２進全加算器３８の
出力は、２信号間の差に等しい正の２進数であ
る。たゞし、この場合２進１であるキヤリ出力
（Ｃ４）を無視することを条件とする。キヤリ出
力（Ｃ４）は、排他的ORゲート４０の１入力に
供給され、該ゲートは、その他方の入力端子が接
地電位に接続されているので、その出力に２進１
を生ずる。２進全加算器３８の加算出力とともに
排他的ORゲート４４の入力に接続されている排
他的ORゲート４０の出力は、該ORゲート４４
をして２進全加算器３８の出力を有効に反転さ
せ、その結果、２進コンパレータ５２の１組の入
力に負の２進数が印加されることになる。この２
進数は、到来信号と記憶信号との差を負論理で表
わしている。排他的ORゲート４０の出力は、排
他的ORゲート４２の１入力にも供給されるが、
その他方の入力は、正電圧（＋Ｖ）に接続されて
いて、該ゲート４２を出力に２進０を発生するイ
ンバータとして作用させ、この出力が２進コンパ
レータ５２のＡ＞Ｂ入力端子に供給される。この
２進０出力はインバータ５０にも供給され、そし
てこのインバータは、該０出力を反転し、２進１
を２進コンパレータ５２のＡ＝Ｂ入力端子に加え
る。これらの入力端子は、接地電位であるＡ＜Ｂ
入力とともに、この装置のキヤリー入力である。
の記憶信号よりも低ければ、２進全加算器３８の
出力は、２信号間の差に等しい正の２進数であ
る。たゞし、この場合２進１であるキヤリ出力
（Ｃ４）を無視することを条件とする。キヤリ出
力（Ｃ４）は、排他的ORゲート４０の１入力に
供給され、該ゲートは、その他方の入力端子が接
地電位に接続されているので、その出力に２進１
を生ずる。２進全加算器３８の加算出力とともに
排他的ORゲート４４の入力に接続されている排
他的ORゲート４０の出力は、該ORゲート４４
をして２進全加算器３８の出力を有効に反転さ
せ、その結果、２進コンパレータ５２の１組の入
力に負の２進数が印加されることになる。この２
進数は、到来信号と記憶信号との差を負論理で表
わしている。排他的ORゲート４０の出力は、排
他的ORゲート４２の１入力にも供給されるが、
その他方の入力は、正電圧（＋Ｖ）に接続されて
いて、該ゲート４２を出力に２進０を発生するイ
ンバータとして作用させ、この出力が２進コンパ
レータ５２のＡ＞Ｂ入力端子に供給される。この
２進０出力はインバータ５０にも供給され、そし
てこのインバータは、該０出力を反転し、２進１
を２進コンパレータ５２のＡ＝Ｂ入力端子に加え
る。これらの入力端子は、接地電位であるＡ＜Ｂ
入力とともに、この装置のキヤリー入力である。
一方、線D1〜DN上の到来信号の値が、線S1〜
SN上の記憶信号の値より大きくなると、２進全
加算器３８の出力は、２信号の差に等しい負の２
進数となり、キヤリ出力（Ｃ４）は２進０とな
り、排他的ORゲート４０の出力に２進０を生ず
る。排他的ORゲート４０は、その出力に２進０
が存在するので負の２進数を反転することなく２
進コンパレータ５２の１組の入力に直接供給す
る。しかしながら、２進加算器３８のキヤリ入力
（CO）には正電圧（＋Ｖ）が加えられているの
で、２進加算器３８の負の２進出力、したがつ
て、２進コンパレータ５２の負の２進入力は、線
D1〜DN上の到来信号および線S1〜SN上の記憶
信号間の差よりも１、２進デイジツト大きい。こ
の追加の２進デイジツトを補償するため、排他的
ORゲート４２で、２進コンパレータ５２に対す
る基準端子に単１のビツトを効果的に加える。こ
れは、正の電荷（＋Ｖ）を排他的ORゲート４２
の一方の入力に加え、その他方の入力に２進０を
加えることにより遂行される。この結果、その出
力に２進１が発生し、これが２進コンパレータ５
２のＡ＞Ｂ入力端子に加えられる。この２進１出
力は、インバータ５０にも加えられ、該インバー
タ５０は、この信号を反転して２進コンパレータ
５２のＡ＝Ｂ入力端子に２進０を加え、他方Ａ＜
Ｂ入力端子は接地電位に留まる。
SN上の記憶信号の値より大きくなると、２進全
加算器３８の出力は、２信号の差に等しい負の２
進数となり、キヤリ出力（Ｃ４）は２進０とな
り、排他的ORゲート４０の出力に２進０を生ず
る。排他的ORゲート４０は、その出力に２進０
が存在するので負の２進数を反転することなく２
進コンパレータ５２の１組の入力に直接供給す
る。しかしながら、２進加算器３８のキヤリ入力
（CO）には正電圧（＋Ｖ）が加えられているの
で、２進加算器３８の負の２進出力、したがつ
て、２進コンパレータ５２の負の２進入力は、線
D1〜DN上の到来信号および線S1〜SN上の記憶
信号間の差よりも１、２進デイジツト大きい。こ
の追加の２進デイジツトを補償するため、排他的
ORゲート４２で、２進コンパレータ５２に対す
る基準端子に単１のビツトを効果的に加える。こ
れは、正の電荷（＋Ｖ）を排他的ORゲート４２
の一方の入力に加え、その他方の入力に２進０を
加えることにより遂行される。この結果、その出
力に２進１が発生し、これが２進コンパレータ５
２のＡ＞Ｂ入力端子に加えられる。この２進１出
力は、インバータ５０にも加えられ、該インバー
タ５０は、この信号を反転して２進コンパレータ
５２のＡ＝Ｂ入力端子に２進０を加え、他方Ａ＜
Ｂ入力端子は接地電位に留まる。
到来信号の値と記憶信号の値に必要な差は、到
来信号がコンピユータの中央処理装置または表示
装置に伝送される前に、システム操作者により決
定され、サムホイールスイツチ４６の手動調節に
より２進数としてシステムに装入される。２進コ
ンパレータ５２の各々に入力として正電圧（＋
Ｖ）が加えられており、そしてこの正電圧は、サ
ムホイールスイツチ４６を選択的に作動すること
により、これら入力の各々に対して選択的に接地
電位に短絡できるから、コンパレータの各々の入
力に２進１またはデイジタル０を加えることがで
きる。このように、サムホイールスイツチ４６の
一部またはすべてを手動的に作動することによ
り、到来信号と記憶信号との差と比較のため、負
の２進基準数を設定できる。
来信号がコンピユータの中央処理装置または表示
装置に伝送される前に、システム操作者により決
定され、サムホイールスイツチ４６の手動調節に
より２進数としてシステムに装入される。２進コ
ンパレータ５２の各々に入力として正電圧（＋
Ｖ）が加えられており、そしてこの正電圧は、サ
ムホイールスイツチ４６を選択的に作動すること
により、これら入力の各々に対して選択的に接地
電位に短絡できるから、コンパレータの各々の入
力に２進１またはデイジタル０を加えることがで
きる。このように、サムホイールスイツチ４６の
一部またはすべてを手動的に作動することによ
り、到来信号と記憶信号との差と比較のため、負
の２進基準数を設定できる。
２進コンパレータ５２は、到来信号と記憶信号
との差をサムホイールスイツチ４６により生成さ
れた基準差と比較し、もしも前者の差が基準差を
越せばＡ＞Ｂ出力に２進１を伝送する。この２進
１出力は、フリツプフロツプ５４のデータＤ入力
に供給される。信号がマルチプレクサ２４からイ
ンバータ５８を介して受信され、到来信号が有効
であることを指示すると、フリツプフロツプ５４
はセツトされ、出力を２進０とする。この２進
０信号は、バツフア増幅器６０を介して、コンピ
ユータまたは表示装置に到来信号を受信または表
示すべきことを指示する。これが起こる間、フリ
ツプフロツプ５４のＱ出力は２進１となり、そし
てこの２進１信号は、２進ラツチ３２の可能化入
力に印加され、データD1〜DN上の到来信号を出
力増幅器３６を介してコンピユータの中央処理装
置または表示装置へと通過させる。データの中央
処理装置または表示装置への伝送が完了した後、
コンピユータまたは表示装置は信号をフリツプフ
ロツプ５４のクリヤ端子に送り、該フリツプフロ
ツプをリセツトし、そのＱ出力を２進０にする。
この２進０は、２進ラツチ３２の可能化入力に加
えられてこれをリセツトし、上述の全動作を反復
することを可能にする。
との差をサムホイールスイツチ４６により生成さ
れた基準差と比較し、もしも前者の差が基準差を
越せばＡ＞Ｂ出力に２進１を伝送する。この２進
１出力は、フリツプフロツプ５４のデータＤ入力
に供給される。信号がマルチプレクサ２４からイ
ンバータ５８を介して受信され、到来信号が有効
であることを指示すると、フリツプフロツプ５４
はセツトされ、出力を２進０とする。この２進
０信号は、バツフア増幅器６０を介して、コンピ
ユータまたは表示装置に到来信号を受信または表
示すべきことを指示する。これが起こる間、フリ
ツプフロツプ５４のＱ出力は２進１となり、そし
てこの２進１信号は、２進ラツチ３２の可能化入
力に印加され、データD1〜DN上の到来信号を出
力増幅器３６を介してコンピユータの中央処理装
置または表示装置へと通過させる。データの中央
処理装置または表示装置への伝送が完了した後、
コンピユータまたは表示装置は信号をフリツプフ
ロツプ５４のクリヤ端子に送り、該フリツプフロ
ツプをリセツトし、そのＱ出力を２進０にする。
この２進０は、２進ラツチ３２の可能化入力に加
えられてこれをリセツトし、上述の全動作を反復
することを可能にする。
上の説明を通読すれば、技術に精通したものに
は種々の変化、変更が明らかであろう。
は種々の変化、変更が明らかであろう。
第１図は本考案のシステムの入力信号伝送部分
のブロツク図、第２図は本考案のシステムの例外
処理部分のブロツク図である。 １０……入力調整部、１２……端末設備、１４
……信号調整回路、１６……サンプル・ホールド
増幅器、１８……マルチプレクサ、２０……バツ
フアまたはサンプル・ホールド増幅器、２２……
アナログ−デイジタルコンバータ、２４……コン
トローラ、３０……例外処理回路。
のブロツク図、第２図は本考案のシステムの例外
処理部分のブロツク図である。 １０……入力調整部、１２……端末設備、１４
……信号調整回路、１６……サンプル・ホールド
増幅器、１８……マルチプレクサ、２０……バツ
フアまたはサンプル・ホールド増幅器、２２……
アナログ−デイジタルコンバータ、２４……コン
トローラ、３０……例外処理回路。
Claims (1)
- 【実用新案登録請求の範囲】 複数の到来データ信号を供給するための手段
と、 各別個の到来データ信号を反転するための複数
のインバータと、各反転された別個の到来データ
信号を先に記憶された各信号に加算するための複
数の２進全加算器とを備え、複数の別個の到来デ
ータ信号のいずか１つと先に記憶された信号間の
値の差を決定する手段と、 複数の２進コンパレータと、１端に正電圧が印
加され、他端が複数の２進コンパレータの入力の
１つに接続された複数の抵抗と、一端子が接地電
位に接続され、他端子が前記複数の２進コンパレ
ータの入力の前記１入力に接続された複数のサム
ホイールスイツチとを備え、予定された基準差レ
ベルを設定し、前記基準決定手段からの値の差
を、予定された基準差レベルと比較し、その結果
を表わす出力信号を設定するための基準差レベル
設定および比較手段と、 前記出力信号に応答して、前記基準差レベル以
上先に記憶された信号から値が異なる別個の到来
データ信号を伝送せしめ、前記予定された基準差
レベル以上別個の到来データ信号から異なつた先
に記憶されたデータのみを、その別個の到来デー
タ信号で置き代えるための複数の２安定ラツチと
を備えることを特徴とする複数の別個の到来デー
タの直接比較、選択伝送システム。 前記の予定された基準レベル差を変化し得る実
用新案登録請求の範囲第１項記載の直接比較、選
択伝送システム。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US36085982A | 1982-03-22 | 1982-03-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6262301U JPS6262301U (ja) | 1987-04-17 |
| JPH0313764Y2 true JPH0313764Y2 (ja) | 1991-03-28 |
Family
ID=23419690
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58044532A Pending JPS58207105A (ja) | 1982-03-22 | 1983-03-18 | 表示および制御用プロセス信号の例外量子化・通信システム |
| JP1986156196U Expired JPH0313764Y2 (ja) | 1982-03-22 | 1986-10-14 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58044532A Pending JPS58207105A (ja) | 1982-03-22 | 1983-03-18 | 表示および制御用プロセス信号の例外量子化・通信システム |
Country Status (9)
| Country | Link |
|---|---|
| EP (1) | EP0089827B1 (ja) |
| JP (2) | JPS58207105A (ja) |
| AU (1) | AU558396B2 (ja) |
| BR (1) | BR8301381A (ja) |
| CA (1) | CA1220556A (ja) |
| DE (1) | DE3365070D1 (ja) |
| ES (1) | ES520844A0 (ja) |
| IN (1) | IN159946B (ja) |
| MX (1) | MX154172A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120940A (ja) * | 1974-03-11 | 1975-09-22 | ||
| JPS5259541A (en) * | 1975-11-12 | 1977-05-17 | Nippon System Kogyo Kk | Multiple input variation latch system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3305786A (en) * | 1963-02-18 | 1967-02-21 | Motorola Inc | Rate of change threshold detector |
| US3426327A (en) * | 1964-06-09 | 1969-02-04 | Radiation Inc | Variable rate telemetry systems |
| US3378641A (en) * | 1965-10-15 | 1968-04-16 | Martin Marietta Corp | Redundancy-elimination system for transmitting each sample only if it differs from previously transmitted sample by pre-determined amount |
| US3794981A (en) * | 1972-06-02 | 1974-02-26 | Singer Co | Realtime computer operation |
-
1983
- 1983-03-17 AU AU12521/83A patent/AU558396B2/en not_active Ceased
- 1983-03-18 DE DE8383301519T patent/DE3365070D1/de not_active Expired
- 1983-03-18 IN IN329/CAL/83A patent/IN159946B/en unknown
- 1983-03-18 EP EP83301519A patent/EP0089827B1/en not_active Expired
- 1983-03-18 JP JP58044532A patent/JPS58207105A/ja active Pending
- 1983-03-18 BR BR8301381A patent/BR8301381A/pt not_active IP Right Cessation
- 1983-03-21 CA CA000424028A patent/CA1220556A/en not_active Expired
- 1983-03-22 MX MX196659A patent/MX154172A/es unknown
- 1983-03-22 ES ES520844A patent/ES520844A0/es active Granted
-
1986
- 1986-10-14 JP JP1986156196U patent/JPH0313764Y2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120940A (ja) * | 1974-03-11 | 1975-09-22 | ||
| JPS5259541A (en) * | 1975-11-12 | 1977-05-17 | Nippon System Kogyo Kk | Multiple input variation latch system |
Also Published As
| Publication number | Publication date |
|---|---|
| ES8403638A1 (es) | 1984-03-16 |
| ES520844A0 (es) | 1984-03-16 |
| JPS6262301U (ja) | 1987-04-17 |
| AU1252183A (en) | 1983-09-22 |
| CA1220556A (en) | 1987-04-14 |
| AU558396B2 (en) | 1987-01-29 |
| MX154172A (es) | 1987-05-29 |
| BR8301381A (pt) | 1983-11-29 |
| DE3365070D1 (en) | 1986-09-11 |
| EP0089827A1 (en) | 1983-09-28 |
| EP0089827B1 (en) | 1986-08-06 |
| IN159946B (ja) | 1987-06-13 |
| JPS58207105A (ja) | 1983-12-02 |
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