JPS58207105A - 表示および制御用プロセス信号の例外量子化・通信システム - Google Patents

表示および制御用プロセス信号の例外量子化・通信システム

Info

Publication number
JPS58207105A
JPS58207105A JP58044532A JP4453283A JPS58207105A JP S58207105 A JPS58207105 A JP S58207105A JP 58044532 A JP58044532 A JP 58044532A JP 4453283 A JP4453283 A JP 4453283A JP S58207105 A JPS58207105 A JP S58207105A
Authority
JP
Japan
Prior art keywords
signal
binary
input
output
transmission
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58044532A
Other languages
English (en)
Inventor
スレシユ・シ−・アガルワル
ダン・イ−・フオ−ニ−
エドワ−ド・デイ−・ジヤネセク
マリオン・エイ・キ−ズ
ジエイムズ・デイ−・シエフラ−
マイケル・エス・ウイリ−
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Babcock and Wilcox Co
Original Assignee
Babcock and Wilcox Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Babcock and Wilcox Co filed Critical Babcock and Wilcox Co
Publication of JPS58207105A publication Critical patent/JPS58207105A/ja
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05BCONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B21/00Systems involving sampling of the variable controlled
    • G05B21/02Systems involving sampling of the variable controlled electric
    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05BCONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00Program-control systems
    • G05B2219/20Pc systems
    • G05B2219/21Pc I-O input output
    • G05B2219/21105Read in data only if value changes, transition to save processor time

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Control By Computers (AREA)
  • Arrangements For Transmission Of Measured Signals (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、プロセス信号な処理するシステムに関し、特
定すると、プロセス信号1直の先に通信さ几たプロセス
色号個からの偏差にしたがって、その偏差量をコンピュ
ータおよび/または表示装置に伝送するシステムに関す
る。
製造または処理設備に存在する複Vのプロセスを監ネR
8するのにコンピュータが広く使用されている。このタ
スクを孝行するため、特定の製造および/または処理変
数の状胛やφ件を監ネWするためにセンサが設けられて
おり、これらの信号が、コンピュータシステムとのイン
ターフェースとして働くマルチプレクサに伝送される。
マルチプレクサは、至11来信号をサンプルし、続いて
このサンプルなコンピュータシステムに転送する。現在
広く使用されている方法は、これらの信号を固定時間間
隔で周期的にサンプルし、全サンプルをコンピュータシ
ステムに伝送するものである。この技術はポーリングと
して知られるものであるが、この技術の場合、サンプリ
ング周期は、処理信号に存する最高廟波数の少なくとも
2倍でなければならす、−V!!f4は穀量周波数より
相当高くなければならない。サンプリング速度に対する
この安住のため、また全サンプルがコンピュータシステ
ムgよび/または表示装置に伝送されなければならない
から、この手法は、伝送されるサンプルの容量が巨大と
なり、このためサンプルの伝送に固有の時間遅延ヲ生シ
、したがってシステム応答時間がm−t、すなわち、プ
ラントまたは設備の事象の発生と、関連するデータのコ
ンピュータシステムおよび/または表示装置への伝送の
完了との間の時間が増すとい5[ffi有の問題を有し
た。システム応答時間のこのような増加は、検出される
までの不当に長い期間内にプラントまたは設備内に不安
全な状耽を生ずることがある。この問題をできるだけ少
なくするために、サンプリング速度を減することができ
るが、このような手法は、迅速に変化するプロセス変数
がサンプルされない確率を増大させる。
1・。
このように、現在までのところ、迅速なシステム応答時
間についての要望は、高サンプル速度では達成できなか
った。
上述の理由で、システム鞘度を維持するために高サンプ
リング速度を有し、かつ応答時間ができるだけ短いシス
テムを開発することが望まれた。
本発明は、信号が先に伝送された信号から予定された量
だけ異なる場合のみ信号を処理することにより、従来技
術と関連する上述の問題ならびに他の問題を解決するも
のである。このように、巨大な量のデータが、マルチプ
レクサからコンピュータおよび/または表示装置に伝送
されず、高サンプル速度を維持しながら、システムの応
答時間をできるだけ短くすることができる。本方法は、
サンプルされた測定値をディジタル形式に変換し、これ
を反転し、反転信号を2進全加算器により先に配憶され
た信号に加えることにより遂行される。
この結果は、到来信号の値と記憶された信号間の差を表
わし、次いでこの差が、2進コンパレータにより、1組
のサムホイールスイッチにより設定された予定の差に比
較される。到来信号の値と記憶された信号間の差が予定
された差を越えると、フリップフロップが作動されて、
1組の2進2ツチを可能化し、該ラッチが¥IJ来信号
を通過させ、コンピュータの中央処理装置に記憶された
信号を散り替え、あるいは表示装電上に表示させる。伝
送が完了した後、システムはリセットされ、次のプロセ
ス信号の処理を可能ならしめる。記憶された信号から予
定された量だけ異なる到来信号のみが、コンピュータま
たは表示装置に転送せしめられるから、転送されるサン
プルの容量は相酒に小さくなり、高サンプル速度を維持
しながらシステム応答時間は最低となる。
以下、図面を参照して本発明を好ましい具体例について
説明する。
第1図は、必要とされる回路の入力調整部10を例示し
ており、端末設備12、櫂数の信号調整回路14、検数
のサンプル・ホールド増幅器16、マルチプレクサ18
、バッファまたはサンプル・ホールド増幅器20、アナ
ログ−ディジタルコンバータ22およびコントローラ2
4が営まれている。プラントまたは設備からの入力信号
は、システムに送られ、一般に周知の技術および装置に
より端末設備12の入力で終端する。端末設備12の各
出力は、周知の設計の信号調整回路14の入力に接続さ
れる。信号調整回路14の各出力は、これも周知の設計
のサンプル・ホールド増幅器160入力に接続される。
各サンプル・ホールド増幅器16の出力は、従来形式の
マルチプレクサ18の入力として利用される。マルチプ
レクサ1日の出力は、バッファまたはサンプル・ホール
ド増幅器200Å力に接続され、枦増@器の出力は、ア
ナログ−ディジタルコンバータ22の入力にW、続され
る。アナログ−ディジタルコンバータ22の出力は、コ
ントローラ240入力に接続される。コントローラ24
の出力は、マルチプレクサ18、サンプル・ホールド増
幅器16および後述の例外処理回路30に接続される。
こ\で第2図を参照すると、例外処理回路30が例示さ
れてSす、この回路には、複数の2安定ラツチ32、複
数のインバータ34、複数の出力バッファ36、複数の
2進全加算器38、排他的ORゲート40ぢよび42、
複数の排他的ORゲート44、複数のサムホイールスイ
ッチ46、複数の抵抗48、インバータ50、複数の2
進コンパレータ52、フリップフロラフ54.インバー
タ56および58、および出力増幅器60が含まれてい
る。1斂のデータピッ)絶(紐り、〜D4 )は、コン
トローラ24の出力から発し、各々、2安定ラツチ32
の入力およびインバータ640入力に接続される。各2
安定ラツチ32の出力は、出力バッファ36の入力、お
よび2進全加算器58の入力の1方に接続される。イン
バータ34の各出力は、2進全力11jE器38の対応
する他方の入力に袷硬される。正の電圧(十v)が、2
進全加劇器38のキャリー人力(CO)、および排他的
ORゲート4201人力に供給される。2進加算器38
のキャリ出力(C4N−ま、排他的ORゲート40の入
力に接続され、そして該ORゲートの他方の入力は接地
電位にW:続される。排他的ORゲート40の出力(讐
::°、排他的ORゲート44の各々の入力、および排
他的ORゲート42の他方の入力に接続される。2進全
加算器38の各加算出力は、排他的ORゲート44の他
方の入力に接続される。排他的ORゲート44の各出力
は、2進コンパレータ52の入力の1つに接続される。
加えて、各サムホイールスイッチ46は、その1端子が
接地電位に接続され、他端子が2進コンパレータ52の
他方の入力に接続される。一端に正電圧(+V)が印加
された抵抗48も、2進コンパレータ52の各後者の入
力に接続されている。排他的ORゲート42の出力は、
2進コンパレータ52のA>B入力とインバータ50の
入力に接続され、該インバータ50の出力は、2進コン
パレータ52のA=B入力に接続される。2進コンパレ
ータ52のA(B入力は、接地電位に接続される。2進
コンパレータ52のA)B出力は、クリップ70ツグ5
4のD入力に接続される。しかして、核フリッグフロツ
プのクロック入力は、インバータ58を介してマルチプ
レクサ1日に接続されてR9、そのクリヤ入力は、イン
バータ56を介してコンピュータの中央処理装#(図示
せず)に@*されているうクリップ70ツグ54のQ出
力は、出力がコンピュータの中央処理装置に接続さt′
Ly:壇明器60の入力に接続され、他方フリップ70
ツグのQ出力は、2安定ラツチ32の可能化入力に接続
される。
動作について曲間すると、アナログ形式のデータは、プ
ラントまたは設備から端未設#812に受信される。各
信号は、それぞれの信号調整回路142よびサンプル・
ホールド増幅器16を介してマルチプレクサ18に伝達
される。コントローラ24が適正な命令を受信すると、
マルチプレクサの1点がアドレスされ、該点と関連され
る入力信号がバッファ増幅器20に伝達される。しかし
て、該増幅器の一次的機能シま、アナログ−ディジタル
コンバータ22に低インピーダンスを提供することであ
る。もしも増幅器20がサンプル・ホールド形式の増幅
器であると、この同じ形式の隔絶が提供され、加えて、
システムのアパチャ時間すなわち、サンプルが行なわれ
る実際時間を減することができ、変換期間中の入力信号
の変化は被変換値に影響を及ぼさない。コントローラ2
4はまた、サンプル・オールド瑠−器16に制御信号?
供給する。
バッファまたはサンプル・ホールド増畔器2゜かもの出
力信号は、アナログ−ディジタルコンバータ22に伝送
され、ここでディジタル形式に変侯される。コンバータ
22のディジタル出力は、データ線DI−DN&介して
2安定ラツテ62に伝送される。各データ紳に対して1
つの2安定ラツチ52が設Vjられている。2m入力0
が2安定ラツテ32の可能化端子にあると、MD、〜D
N上の到来信号は作用せず、2安定ラツチ32の出力線
5l−8Nは、コンピュータ(図示せず)に先に記憶さ
れた信号を送出し続ける。
線り、〜DN上の至1」来信号とMS+〜SN上の記憶
信号間の差を決定するためには、ディジタル減算が必要
とされる。この独特の形式の減算では、到来信号カー反
転され、次いで記憶信号に加えられるだけでなく、単一
のピット(f#、下位ビット)が結果に加えられなげれ
ばならない。このディジタル減算を遂行するためには、
データ糾D1  ないしDN上の至11来信号は、イン
バータ34にも伝送され、こ\で反転される。反転され
たデータビットは、次いで2進全加諧、器38に伝送さ
れ、こ\でデータビットは、それぞれの記憶データビッ
トの対応するものに加えられる。正の負圧が2進加算器
38のキャリー人力(Co)に加えられ、必畳とされる
最]位ビットが存在することが保証される。
紳D1〜DN上の到来信号の値が、線Sl−S8上の記
憶信号よりも低ければ、2進全加11器38の出力は、
2信号間の差に等しい正の2進数である。たソし、この
場合2進1であるキャリ出力(C4)を無視することを
条件とする。キヤ1ノ出力(C4)は、排他的ORゲー
ト4001人力に供給され、該ゲートは、その他方の入
力端子が接地電位に接続されているので、その出力に2
進1を生ずる。排他的ORゲート44の入力に接続され
ている排他的ORゲート40の出力、2進全加算器38
の出力を□″肴効反転させ、その結果、2進コンパV−
夕52の1組の入力に負の2進数が印加されることにな
る。この2進数は、到来信号と記憶信号との着を負@坪
で表わしている。排他的ORゲート40の出力は、排他
的υRゲート4201人力にも供線されるが、その他方
の入力は、正電圧(+V ) K参−されていて、該ゲ
ート42を出力に2進0を発生するインバータとして作
用させ、この出力が2進コンパレータ52のA〉B入力
端子に供給される。この2進0出力11インバータ50
にも供給され、そしてこのイン′バータは、核り出力を
反転し、2進1を2進コンパレータ52のA=B入力端
子に加える。これらの入力端子は、接地電位であるA(
B入力ととも罠。
この装置のキャリー人力である。
一方、紳1〕1〜DN上の到来信号の値が、糾S1〜S
N上の記憶信号の値より大きくなると、2進全加算器3
8の出力は、2信号の差に等しい負の2進数となり、キ
ャリ出力(C4) ’、t 2進0となり、排他的OR
ゲート40の出力に2進0を生ずる。排他的ORゲート
40は、その出力に2進0が存在するので負の2進数を
反転することなく2進コンパV−夕52の1組の入力に
11接供給する。
しカルながら、2進加算器38のキャリ入力(Co)に
は正電圧(十v)が加えられて(・るので、2進加算器
38の負の2進出力、したカーって、2進コンパレータ
52の負の2進入力は、 線DI〜DN上の到来信号お
よびMS、〜SN上の記憶信号間の差よりも12進デイ
ジツト大ぎい。この追加の2進デイジツトを補償するた
め、排他的ORゲ−)42で、2進コンパレータ52V
c対する基池端子に単10ビツトを効果的に加える。こ
れは、正の電荷(十V)を排他的ORゲート42の一方
の入力に加え、その他方の入力に2進0を加えることに
より遂行される。この結果、その出力に2進1が発生し
、これが2進コンノくレータ52のA〉B入力端子に加
えられる。この2進1出力は、インバータ50にも加え
られ、該インノ(−夕50は、この信号な反転して2進
コンノ(レータ52のA=B入力端子に2進0を加え、
他方A(B入力端子は接地電位に留まる。
到来信号の便と記憶信号の値に必要な差は、到来信号が
コンピュータの中央処理装置または表示装置に伝送され
る前に、システム操作者により決定され・、サムホイー
ルスイッチ46の手動調節により2進数としてシステム
に装入される。2進コンパレータ52の各々に入力とし
て正電圧(十v)が加えられており、そしてこの正電圧
は、サムホイールスイッチ46を選択的に作動すること
Kより、これら入力の各々に対して選択的に接地電位に
短絡できるから、コンパレータの各々の入力に2進1ま
たはディジタル0を加えることができる。
このように1サムホイールスイツチ46の一部またはす
べてを手動的に作動することにより、到来信号と配憶信
号との差と比較のため、負の2進基準数を設定できる。
2進コンパレータ52は、到来信号と記憶信号との差を
サムホイールスイッチ46により生成された基憔差と比
較し、もしも前者の差が基準差を越せばA)B出力に2
進1を伝送する。この2進1出力は、7リツブフロツプ
54のデータD入力に供給される。信号がマルチプレク
サ24からインバータ58を介して受信され、到来信号
が有効であることを指示すると、フリップフロップ54
はセットされ、Q出力を2進Oとする。この2進0借号
は、バッファ増幅器60を介して、コンピュータまたは
表示装置に到来信号を受信または表示すべきことを指示
する。これが起こる間、フリップフロップ54のQ出力
は2進1となり、そしてこの2進1信号は、2進ラツチ
32の可能化入力に印加され、データD、〜DN上の至
11来信号を出力増幅器36を介してコンピュータの中
央処理装#または表示装置へと通過させる。データの中
央処理装置または表示装置への伝送が完了した後、コン
ピュータまたは表示装置は信号を7リツプ70ツブ54
のクリヤ端子に送り、該フリップフロップをリセットし
、そのQ出力を2進0にする。
この2進0は、2進ラツチ32の可能化入力に加えられ
てこれをリセットし、上述の全動作を反復することを可
能にする。
上の説明を通読+糺ば、技術に精通したものKは種々の
変化、変更が明らかであろう。
【図面の簡単な説明】
第1図は本発明のシステムの入力信号伝送部分のブセツ
ク図、第2図は本発明のシステムの例外処理部分のブロ
ック図である。 10:入力調整部 12:端末設備 14:信号調整回路 16:サンプル・ホールド増幅器 18:マルチプレクサ 20:バッファまたはサンプル・ホールド増幅器 22:アナログ−ディジタルコンバータ24:コントロ
ーラ 30:例外処理回路 ・−7″″+ 代理人の氏名 倉 内 基 弘9 −  Xl 1^。 図面の浄書(内容に変更なし) FIG、 1 ヌ1ゴ辰ポ装置。 第1頁の続き 0発 明 者 マリオン・エイ・キーズ米国オハイオ州
ジャグリン・フ ォールズ・リバーストーン・ド ライブ120 0発 明 者 ジエイムズ・ディー・シエフラ米国オハ
イオ州ユニバーシティ ・ハイツ・キャロル・ブールバ ード4090 0発 明 者 マイケル・ニス・ウィリー米国オハイオ
州ジャグリン・フ ォールズ・アプル・ヒル・ロウ ド8653 手続補正書〔方式) %式% 事件の表示 昭和58年 特願第 44552  号・
  発明の名称  表示および制御用プロセス信号の例
外量子化・通信システム 補正をする者 事件との関係           特許出願人代理人 電話273−6436番 、8−一 氏 名  (6781)  弁理士 倉  内  基 
 弘:同 住 所           同     」二氏 名
  (7563)  弁理士 倉  橋    暎 ″
補正の対象 願書の発畦都佃願人の欄 −=                  −l   
舌委任状及びその訳文            各1通
図面          1通 宇削除 補正の内容  別紙の通り 図面の浄書(内容に変更なし)

Claims (1)

  1. 【特許請求の範囲】 fi+  信号を処理してコンピュータシステムおよび
    /または表示装置にf択的に伝送するシステムにおいて
    、到来信号と先に伝送された信号間の個の差を決定する
    手段と、この値の差を予、定された差レベルと比較する
    手段と、該比較手段に応スして、前記到来信号と先に伝
    送された信号間曙唾が前記の予定された差レベルを越す
    とぎ、前言己信号をコンピュータシステムおよび/また
    【・1表示装置に伝送する手段とを含む信号処理伝送シ
    ステム。 (2)前記決定手段が、前記到来信号を反転する手段と
    、前記到来信号を該反転信号に加える手段を含む特許請
    求の範囲第1項に記載の処理、伝送システム。 3)前記8幹手段が、前記至1」米信号と@記の先に伝
    送された信号間の値の差が前記の予定された差レベルな
    越すとき制御信号な発生する特許請求の範囲81項に記
    載の信号処理、伝送システム。 (4)  前記伝送手段が、前記制御信号により作動し
    釉、かつ前記信号をコンピュータシステムおよびまたj
    4表示装會に伝送せしめるスイッチング手段を含む特許
    請求の範囲第3項に記載の信号処理、伝送システム。 (う)前記の予定された差レベルを変化し得る特許請求
    の範囲算1項に記載の信号処理、伝送システム。 f6)  前記伝送手段が、コンピュータシステムおよ
    び/また)・1夛示装置への信号の伝送が完了した緩、
    前記システムをリセットする手段ケ含む特許請求の範囲
    81項に記載の信号処理、伝送システム。
JP58044532A 1982-03-22 1983-03-18 表示および制御用プロセス信号の例外量子化・通信システム Pending JPS58207105A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US36085982A 1982-03-22 1982-03-22
US360859 1982-03-22

Publications (1)

Publication Number Publication Date
JPS58207105A true JPS58207105A (ja) 1983-12-02

Family

ID=23419690

Family Applications (2)

Application Number Title Priority Date Filing Date
JP58044532A Pending JPS58207105A (ja) 1982-03-22 1983-03-18 表示および制御用プロセス信号の例外量子化・通信システム
JP1986156196U Expired JPH0313764Y2 (ja) 1982-03-22 1986-10-14

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP1986156196U Expired JPH0313764Y2 (ja) 1982-03-22 1986-10-14

Country Status (9)

Country Link
EP (1) EP0089827B1 (ja)
JP (2) JPS58207105A (ja)
AU (1) AU558396B2 (ja)
BR (1) BR8301381A (ja)
CA (1) CA1220556A (ja)
DE (1) DE3365070D1 (ja)
ES (1) ES8403638A1 (ja)
IN (1) IN159946B (ja)
MX (1) MX154172A (ja)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3305786A (en) * 1963-02-18 1967-02-21 Motorola Inc Rate of change threshold detector
US3426327A (en) * 1964-06-09 1969-02-04 Radiation Inc Variable rate telemetry systems
US3378641A (en) * 1965-10-15 1968-04-16 Martin Marietta Corp Redundancy-elimination system for transmitting each sample only if it differs from previously transmitted sample by pre-determined amount
US3794981A (en) * 1972-06-02 1974-02-26 Singer Co Realtime computer operation
JPS50120940A (ja) * 1974-03-11 1975-09-22
JPS5259541A (en) * 1975-11-12 1977-05-17 Nippon System Kogyo Kk Multiple input variation latch system

Also Published As

Publication number Publication date
BR8301381A (pt) 1983-11-29
IN159946B (ja) 1987-06-13
DE3365070D1 (en) 1986-09-11
JPS6262301U (ja) 1987-04-17
AU1252183A (en) 1983-09-22
AU558396B2 (en) 1987-01-29
ES520844A0 (es) 1984-03-16
EP0089827B1 (en) 1986-08-06
ES8403638A1 (es) 1984-03-16
EP0089827A1 (en) 1983-09-28
MX154172A (es) 1987-05-29
CA1220556A (en) 1987-04-14
JPH0313764Y2 (ja) 1991-03-28

Similar Documents

Publication Publication Date Title
CA1172709A (en) Multiple function operational amplifier circuit
JPS5730108A (en) Digital signal processing circuit
JPS6414631A (en) Analog bus connecting system
JPS58207105A (ja) 表示および制御用プロセス信号の例外量子化・通信システム
US3501750A (en) Data compression processor
US3274378A (en) Data transfer and conversion circuit
US4751673A (en) System for direct comparison and selective transmission of a plurality of discrete incoming data
JPS5595131A (en) Information bus controller
US6496602B2 (en) Sorting device of variable-length code
JPS5537609A (en) Terminal equipment
Stern Statistically based weather forecast guidance
JPS58197918A (ja) 適応差分復号器
JPS5887914A (ja) A/d変換出力回路
JPS54160147A (en) Communication control unit
CA1130461A (en) Interpolative digital-to-analog converter for linear pcm code
JPS54140439A (en) Composite computer device
JPS5556246A (en) Cursor control system
GB1390052A (en) Number squaring apparatus
JP2599984B2 (ja) 入力データのピーク値検出回路
JPS63169878A (ja) 画像デ−タのベクトル符号化方式
JPS61222313A (ja) 時変デイジタルフイルタ
JPS63224546A (ja) 全二重化デ−タ転送装置
JPS5561857A (en) Check system for transfer data
RICE Data compression system(Data reduction and transmission system for TV PCM data)[Patent Application]
JPH04336359A (ja) Dma制御回路