JPS58207105A - 表示および制御用プロセス信号の例外量子化・通信システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、プロセス信号な処理するシステムに関し、特
定すると、プロセス信号１直の先に通信さ几たプロセス
色号個からの偏差にしたがって、その偏差量をコンピュ
ータおよび／または表示装置に伝送するシステムに関す
る。

製造または処理設備に存在する複Ｖのプロセスを監ネＲ
８するのにコンピュータが広く使用されている。このタ
スクを孝行するため、特定の製造および／または処理変
数の状胛やφ件を監ネＷするためにセンサが設けられて
おり、これらの信号が、コンピュータシステムとのイン
ターフェースとして働くマルチプレクサに伝送される。

マルチプレクサは、至１１来信号をサンプルし、続いて
このサンプルなコンピュータシステムに転送する。現在
広く使用されている方法は、これらの信号を固定時間間
隔で周期的にサンプルし、全サンプルをコンピュータシ
ステムに伝送するものである。この技術はポーリングと
して知られるものであるが、この技術の場合、サンプリ
ング周期は、処理信号に存する最高廟波数の少なくとも
２倍でなければならす、−Ｖ！！ｆ４は穀量周波数より
相当高くなければならない。サンプリング速度に対する
この安住のため、また全サンプルがコンピュータシステ
ムｇよび／または表示装置に伝送されなければならない
から、この手法は、伝送されるサンプルの容量が巨大と
なり、このためサンプルの伝送に固有の時間遅延ヲ生シ
、したがってシステム応答時間がｍ−ｔ、すなわち、プ
ラントまたは設備の事象の発生と、関連するデータのコ
ンピュータシステムおよび／または表示装置への伝送の
完了との間の時間が増すとい５［ｆｆｉ有の問題を有し
た。システム応答時間のこのような増加は、検出される
までの不当に長い期間内にプラントまたは設備内に不安
全な状耽を生ずることがある。この問題をできるだけ少
なくするために、サンプリング速度を減することができ
るが、このような手法は、迅速に変化するプロセス変数
がサンプルされない確率を増大させる。

１・。

このように、現在までのところ、迅速なシステム応答時
間についての要望は、高サンプル速度では達成できなか
った。

上述の理由で、システム鞘度を維持するために高サンプ
リング速度を有し、かつ応答時間ができるだけ短いシス
テムを開発することが望まれた。

本発明は、信号が先に伝送された信号から予定された量
だけ異なる場合のみ信号を処理することにより、従来技
術と関連する上述の問題ならびに他の問題を解決するも
のである。このように、巨大な量のデータが、マルチプ
レクサからコンピュータおよび／または表示装置に伝送
されず、高サンプル速度を維持しながら、システムの応
答時間をできるだけ短くすることができる。本方法は、
サンプルされた測定値をディジタル形式に変換し、これ
を反転し、反転信号を２進全加算器により先に配憶され
た信号に加えることにより遂行される。

この結果は、到来信号の値と記憶された信号間の差を表
わし、次いでこの差が、２進コンパレータにより、１組
のサムホイールスイッチにより設定された予定の差に比
較される。到来信号の値と記憶された信号間の差が予定
された差を越えると、フリップフロップが作動されて、
１組の２進２ツチを可能化し、該ラッチが￥ＩＪ来信号
を通過させ、コンピュータの中央処理装置に記憶された
信号を散り替え、あるいは表示装電上に表示させる。伝
送が完了した後、システムはリセットされ、次のプロセ
ス信号の処理を可能ならしめる。記憶された信号から予
定された量だけ異なる到来信号のみが、コンピュータま
たは表示装置に転送せしめられるから、転送されるサン
プルの容量は相酒に小さくなり、高サンプル速度を維持
しながらシステム応答時間は最低となる。

以下、図面を参照して本発明を好ましい具体例について
説明する。

第１図は、必要とされる回路の入力調整部１０を例示し
ており、端末設備１２、櫂数の信号調整回路１４、検数
のサンプル・ホールド増幅器１６、マルチプレクサ１８
、バッファまたはサンプル・ホールド増幅器２０、アナ
ログ−ディジタルコンバータ２２およびコントローラ２
４が営まれている。プラントまたは設備からの入力信号
は、システムに送られ、一般に周知の技術および装置に
より端末設備１２の入力で終端する。端末設備１２の各
出力は、周知の設計の信号調整回路１４の入力に接続さ
れる。信号調整回路１４の各出力は、これも周知の設計
のサンプル・ホールド増幅器１６０入力に接続される。

各サンプル・ホールド増幅器１６の出力は、従来形式の
マルチプレクサ１８の入力として利用される。マルチプ
レクサ１日の出力は、バッファまたはサンプル・ホール
ド増幅器２００Å力に接続され、枦増＠器の出力は、ア
ナログ−ディジタルコンバータ２２の入力にＷ、続され
る。アナログ−ディジタルコンバータ２２の出力は、コ
ントローラ２４０入力に接続される。コントローラ２４
の出力は、マルチプレクサ１８、サンプル・ホールド増
幅器１６および後述の例外処理回路３０に接続される。

こ＼で第２図を参照すると、例外処理回路３０が例示さ
れてＳす、この回路には、複数の２安定ラツチ３２、複
数のインバータ３４、複数の出力バッファ３６、複数の
２進全加算器３８、排他的ＯＲゲート４０ぢよび４２、
複数の排他的ＯＲゲート４４、複数のサムホイールスイ
ッチ４６、複数の抵抗４８、インバータ５０、複数の２
進コンパレータ５２、フリップフロラフ５４．インバー
タ５６および５８、および出力増幅器６０が含まれてい
る。１斂のデータピッ）絶（紐り、〜Ｄ４　）は、コン
トローラ２４の出力から発し、各々、２安定ラツチ３２
の入力およびインバータ６４０入力に接続される。各２
安定ラツチ３２の出力は、出力バッファ３６の入力、お
よび２進全加算器５８の入力の１方に接続される。イン
バータ３４の各出力は、２進全力１１ｊＥ器３８の対応
する他方の入力に袷硬される。正の電圧（十ｖ）が、２
進全加劇器３８のキャリー人力（ＣＯ）、および排他的
ＯＲゲート４２０１人力に供給される。２進加算器３８
のキャリ出力（Ｃ４Ｎ−ま、排他的ＯＲゲート４０の入
力に接続され、そして該ＯＲゲートの他方の入力は接地
電位にＷ：続される。排他的ＯＲゲート４０の出力（讐
：：°、排他的ＯＲゲート４４の各々の入力、および排
他的ＯＲゲート４２の他方の入力に接続される。２進全
加算器３８の各加算出力は、排他的ＯＲゲート４４の他
方の入力に接続される。排他的ＯＲゲート４４の各出力
は、２進コンパレータ５２の入力の１つに接続される。

加えて、各サムホイールスイッチ４６は、その１端子が
接地電位に接続され、他端子が２進コンパレータ５２の
他方の入力に接続される。一端に正電圧（＋Ｖ）が印加
された抵抗４８も、２進コンパレータ５２の各後者の入
力に接続されている。排他的ＯＲゲート４２の出力は、
２進コンパレータ５２のＡ＞Ｂ入力とインバータ５０の
入力に接続され、該インバータ５０の出力は、２進コン
パレータ５２のＡ＝Ｂ入力に接続される。２進コンパレ
ータ５２のＡ（Ｂ入力は、接地電位に接続される。２進
コンパレータ５２のＡ）Ｂ出力は、クリップ７０ツグ５
４のＤ入力に接続される。しかして、核フリッグフロツ
プのクロック入力は、インバータ５８を介してマルチプ
レクサ１日に接続されてＲ９、そのクリヤ入力は、イン
バータ５６を介してコンピュータの中央処理装＃（図示
せず）に＠＊されているうクリップ７０ツグ５４のＱ出
力は、出力がコンピュータの中央処理装置に接続さｔ′
Ｌｙ：壇明器６０の入力に接続され、他方フリップ７０
ツグのＱ出力は、２安定ラツチ３２の可能化入力に接続
される。

動作について曲間すると、アナログ形式のデータは、プ
ラントまたは設備から端未設＃８１２に受信される。各
信号は、それぞれの信号調整回路１４２よびサンプル・
ホールド増幅器１６を介してマルチプレクサ１８に伝達
される。コントローラ２４が適正な命令を受信すると、
マルチプレクサの１点がアドレスされ、該点と関連され
る入力信号がバッファ増幅器２０に伝達される。しかし
て、該増幅器の一次的機能シま、アナログ−ディジタル
コンバータ２２に低インピーダンスを提供することであ
る。もしも増幅器２０がサンプル・ホールド形式の増幅
器であると、この同じ形式の隔絶が提供され、加えて、
システムのアパチャ時間すなわち、サンプルが行なわれ
る実際時間を減することができ、変換期間中の入力信号
の変化は被変換値に影響を及ぼさない。コントローラ２
４はまた、サンプル・オールド瑠−器１６に制御信号？
供給する。

バッファまたはサンプル・ホールド増畔器２゜かもの出
力信号は、アナログ−ディジタルコンバータ２２に伝送
され、ここでディジタル形式に変侯される。コンバータ
２２のディジタル出力は、データ線ＤＩ−ＤＮ＆介して
２安定ラツテ６２に伝送される。各データ紳に対して１
つの２安定ラツチ５２が設Ｖｊられている。２ｍ入力０
が２安定ラツテ３２の可能化端子にあると、ＭＤ、〜Ｄ
Ｎ上の到来信号は作用せず、２安定ラツチ３２の出力線
５ｌ−８Ｎは、コンピュータ（図示せず）に先に記憶さ
れた信号を送出し続ける。

線り、〜ＤＮ上の至１」来信号とＭＳ＋〜ＳＮ上の記憶
信号間の差を決定するためには、ディジタル減算が必要
とされる。この独特の形式の減算では、到来信号カー反
転され、次いで記憶信号に加えられるだけでなく、単一
のピット（ｆ＃、下位ビット）が結果に加えられなげれ
ばならない。このディジタル減算を遂行するためには、
データ糾Ｄ１　　ないしＤＮ上の至１１来信号は、イン
バータ３４にも伝送され、こ＼で反転される。反転され
たデータビットは、次いで２進全加諧、器３８に伝送さ
れ、こ＼でデータビットは、それぞれの記憶データビッ
トの対応するものに加えられる。正の負圧が２進加算器
３８のキャリー人力（Ｃｏ）に加えられ、必畳とされる
最］位ビットが存在することが保証される。

紳Ｄ１〜ＤＮ上の到来信号の値が、線Ｓｌ−Ｓ８上の記
憶信号よりも低ければ、２進全加１１器３８の出力は、
２信号間の差に等しい正の２進数である。たソし、この
場合２進１であるキャリ出力（Ｃ４）を無視することを
条件とする。キヤ１ノ出力（Ｃ４）は、排他的ＯＲゲー
ト４００１人力に供給され、該ゲートは、その他方の入
力端子が接地電位に接続されているので、その出力に２
進１を生ずる。排他的ＯＲゲート４４の入力に接続され
ている排他的ＯＲゲート４０の出力、２進全加算器３８
の出力を□″肴効反転させ、その結果、２進コンパＶ−
夕５２の１組の入力に負の２進数が印加されることにな
る。この２進数は、到来信号と記憶信号との着を負＠坪
で表わしている。排他的ＯＲゲート４０の出力は、排他
的υＲゲート４２０１人力にも供線されるが、その他方
の入力は、正電圧（＋Ｖ　）　Ｋ参−されていて、該ゲ
ート４２を出力に２進０を発生するインバータとして作
用させ、この出力が２進コンパレータ５２のＡ〉Ｂ入力
端子に供給される。この２進０出力１１インバータ５０
にも供給され、そしてこのイン′バータは、核り出力を
反転し、２進１を２進コンパレータ５２のＡ＝Ｂ入力端
子に加える。これらの入力端子は、接地電位であるＡ（
Ｂ入力ととも罠。

この装置のキャリー人力である。

一方、紳１〕１〜ＤＮ上の到来信号の値が、糾Ｓ１〜Ｓ
Ｎ上の記憶信号の値より大きくなると、２進全加算器３
８の出力は、２信号の差に等しい負の２進数となり、キ
ャリ出力（Ｃ４）　’、ｔ　２進０となり、排他的ＯＲ
ゲート４０の出力に２進０を生ずる。排他的ＯＲゲート
４０は、その出力に２進０が存在するので負の２進数を
反転することなく２進コンパＶ−夕５２の１組の入力に
１１接供給する。

しカルながら、２進加算器３８のキャリ入力（Ｃｏ）に
は正電圧（十ｖ）が加えられて（・るので、２進加算器
３８の負の２進出力、したカーって、２進コンパレータ
５２の負の２進入力は、　線ＤＩ〜ＤＮ上の到来信号お
よびＭＳ、〜ＳＮ上の記憶信号間の差よりも１２進デイ
ジツト大ぎい。この追加の２進デイジツトを補償するた
め、排他的ＯＲゲ−）４２で、２進コンパレータ５２Ｖ
ｃ対する基池端子に単１０ビツトを効果的に加える。こ
れは、正の電荷（十Ｖ）を排他的ＯＲゲート４２の一方
の入力に加え、その他方の入力に２進０を加えることに
より遂行される。この結果、その出力に２進１が発生し
、これが２進コンノくレータ５２のＡ〉Ｂ入力端子に加
えられる。この２進１出力は、インバータ５０にも加え
られ、該インノ（−夕５０は、この信号な反転して２進
コンノ（レータ５２のＡ＝Ｂ入力端子に２進０を加え、
他方Ａ（Ｂ入力端子は接地電位に留まる。

到来信号の便と記憶信号の値に必要な差は、到来信号が
コンピュータの中央処理装置または表示装置に伝送され
る前に、システム操作者により決定され・、サムホイー
ルスイッチ４６の手動調節により２進数としてシステム
に装入される。２進コンパレータ５２の各々に入力とし
て正電圧（十ｖ）が加えられており、そしてこの正電圧
は、サムホイールスイッチ４６を選択的に作動すること
Ｋより、これら入力の各々に対して選択的に接地電位に
短絡できるから、コンパレータの各々の入力に２進１ま
たはディジタル０を加えることができる。

このように１サムホイールスイツチ４６の一部またはす
べてを手動的に作動することにより、到来信号と配憶信
号との差と比較のため、負の２進基準数を設定できる。

２進コンパレータ５２は、到来信号と記憶信号との差を
サムホイールスイッチ４６により生成された基憔差と比
較し、もしも前者の差が基準差を越せばＡ）Ｂ出力に２
進１を伝送する。この２進１出力は、７リツブフロツプ
５４のデータＤ入力に供給される。信号がマルチプレク
サ２４からインバータ５８を介して受信され、到来信号
が有効であることを指示すると、フリップフロップ５４
はセットされ、Ｑ出力を２進Ｏとする。この２進０借号
は、バッファ増幅器６０を介して、コンピュータまたは
表示装置に到来信号を受信または表示すべきことを指示
する。これが起こる間、フリップフロップ５４のＱ出力
は２進１となり、そしてこの２進１信号は、２進ラツチ
３２の可能化入力に印加され、データＤ、〜ＤＮ上の至
１１来信号を出力増幅器３６を介してコンピュータの中
央処理装＃または表示装置へと通過させる。データの中
央処理装置または表示装置への伝送が完了した後、コン
ピュータまたは表示装置は信号を７リツプ７０ツブ５４
のクリヤ端子に送り、該フリップフロップをリセットし
、そのＱ出力を２進０にする。

この２進０は、２進ラツチ３２の可能化入力に加えられ
てこれをリセットし、上述の全動作を反復することを可
能にする。

上の説明を通読＋糺ば、技術に精通したものＫは種々の
変化、変更が明らかであろう。

【図面の簡単な説明】

第１図は本発明のシステムの入力信号伝送部分のブセツ
ク図、第２図は本発明のシステムの例外処理部分のブロ
ック図である。 １０：入力調整部 １２：端末設備 １４：信号調整回路 １６：サンプル・ホールド増幅器 １８：マルチプレクサ ２０：バッファまたはサンプル・ホールド増幅器 ２２：アナログ−ディジタルコンバータ２４：コントロ
ーラ ３０：例外処理回路 ・−７″″＋ 代理人の氏名　倉　内　基　弘９ −　　Ｘｌ １＾。 図面の浄書（内容に変更なし） ＦＩＧ、　１ ヌ１ゴ辰ポ装置。 第１頁の続き ０発　明　者　マリオン・エイ・キーズ米国オハイオ州
ジャグリン・フ ォールズ・リバーストーン・ド ライブ１２０ ０発　明　者　ジエイムズ・ディー・シエフラ米国オハ
イオ州ユニバーシティ ・ハイツ・キャロル・ブールバ ード４０９０ ０発　明　者　マイケル・ニス・ウィリー米国オハイオ
州ジャグリン・フ ォールズ・アプル・ヒル・ロウ ド８６５３ 手続補正書〔方式） ％式％ 事件の表示　昭和５８年　特願第　４４５５２　　号・
　　発明の名称　　表示および制御用プロセス信号の例
外量子化・通信システム 補正をする者 事件との関係　　　　　　　　　　　特許出願人代理人 電話２７３−６４３６番　、８−一 氏　名　　（６７８１）　　弁理士　倉　　内　　基　
　弘：同 住　所　　　　　　　　　　　同　　　　　」二氏　名
　　（７５６３）　　弁理士　倉　　橋　　　　暎　″
補正の対象 願書の発畦都佃願人の欄 −＝　　　　　　　　　　　　　　　　　　−ｌ　　　
舌委任状及びその訳文　　　　　　　　　　　　各１通
図面　　　　　　　　　　１通 宇削除 補正の内容　　別紙の通り 図面の浄書（内容に変更なし）

Claims (1)

1. 【特許請求の範囲】 ｆｉ＋　　信号を処理してコンピュータシステムおよび
   ／または表示装置にｆ択的に伝送するシステムにおいて
   、到来信号と先に伝送された信号間の個の差を決定する
   手段と、この値の差を予、定された差レベルと比較する
   手段と、該比較手段に応スして、前記到来信号と先に伝
   送された信号間曙唾が前記の予定された差レベルを越す
   とぎ、前言己信号をコンピュータシステムおよび／また
   【・１表示装置に伝送する手段とを含む信号処理伝送シ
   ステム。 （２）前記決定手段が、前記到来信号を反転する手段と
   、前記到来信号を該反転信号に加える手段を含む特許請
   求の範囲第１項に記載の処理、伝送システム。 ３）前記８幹手段が、前記至１」米信号と＠記の先に伝
   送された信号間の値の差が前記の予定された差レベルな
   越すとき制御信号な発生する特許請求の範囲８１項に記
   載の信号処理、伝送システム。 （４）　　前記伝送手段が、前記制御信号により作動し
   釉、かつ前記信号をコンピュータシステムおよびまたｊ
   ４表示装會に伝送せしめるスイッチング手段を含む特許
   請求の範囲第３項に記載の信号処理、伝送システム。 （う）前記の予定された差レベルを変化し得る特許請求
   の範囲算１項に記載の信号処理、伝送システム。 ｆ６）　　前記伝送手段が、コンピュータシステムおよ
   び／また）・１夛示装置への信号の伝送が完了した緩、
   前記システムをリセットする手段ケ含む特許請求の範囲
   ８１項に記載の信号処理、伝送システム。