KR100195184B1 - 인터럽트 엔코더 - Google Patents

Abstract

확장이 용이한 인터럽트 엔코더를 공개한다. 본 인터럽트 엔코더는 상위 인터럽트가 존재할 경우에는 상위 인터럽트를 엔코딩하여 엔코딩된 상위 인터럽트 신호를 출력하고 상위 인터럽트가 존재하지 않을 경우에는 그 출력단이 하이 임피던스 상태가 되는 상위 인터럽트 엔코딩부; 및 상위 인터럽트가 존재할 경우에는 그 출력단이 하이 임피던스 상태가 되고 상위 인터럽트가 존재하지 않을 경우에는 하위 인터럽트를 엔코딩하여 엔코딩된 하위 인터럽트 신호를 출력하는 하위 인터럽트 엔코딩부;를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 확장모드 및 합성모드를 사용할 수 있도록 엔코더를 설계함에 있어 추후에 외부 장치를 확장하기에 용이하다.

Description

인터럽트 엔코더

제1도는 본 발명에 따른 인터럽트 엔코더의 바람직한 일 실시예를 설명하기 위한 구성 블록도.

본 발명은 인터럽트 엔코더에 관한 것으로, 특히 용이하게 확장이 가능한 인터럽트 엔코더에 관한 것이다.

일반적으로 시스템내의 다수가 인터럽트에 대하여 이를 처리하는 프로세서의 인터럽트 핀을 한정되어 있다. 따라서, 다수의 인터럽트에 대하여 엔코딩을 수행하고, 그 엔코딩 결과를 프로세서의 인터럽트 핀에 인가시키는 방법이 사용한다. 그런데, 이러한 엔코딩을 수행하는 프로그램 가능한 디바이스(특히, ASIC)를 설계할 때, 인터럽트를 입력받는 핀의 개수를 한정될 수밖에 없다. 따라서, 특정 시스템에 이러한 디바이스를 이용하는 경우, 확장성을 고려하지 않을 수 없다.

따라서, 본 발명의 목적은 상술한 종래의 문제점을 해결하기 위하여, 확장이 용이한 인터럽트 엔코더를 제공하는데 있다.

상술한 본 발명의 목적을 달성하기 위한 인터럽트 엔코더는 상위 인터럽트가 존재할 경우에는 상위 인터럽트를 엔코딩하여 엔코딩된 상위 인터럽트 신호를 출력하고 상위 인터럽트가 존재하지 않을 경우에는 그 출력단이 하이 임피던스 상태가 되는 상위 인터럽트 엔코딩부; 및 상위 인터럽트가 존재할 경우에는 그 출력단이 하이 임피던스 상태가 되고 상위 인터럽트가 존재하지 않을 경우에는 하위 인터럽트를 엔코딩하여 엔코딩된 하위 인터럽트 신호를 출력하는 하위 인터럽트 엔코딩부;를 포함하는 것을 특징으로 한다.

상기 상위 인터럽트 엔코딩부는, 상기 상위 인터럽트 입력을 엔코딩하는 제1엔코더; 상기 상위 인터럽트 입력을 논리곱함으로써 상기 상위 인터럽트 입력을 구성하는 상위 인터럽트 비트 중의 적어도 하나 이상이 '0'인 인터럽트가 존재하는 경우에는 논리 '0'이 되고 상위 인터럽트 비트가 모두 '1'인 인터럽트가 존재하지 않는 경우에는 논리'1'이 되는 인에이블 신호를 출력하는 논리곱 연산부; 논리 '0'인 상기 인에이블 신호에 응답하여 하이 임피던스 상태가 되고 논리 '1'인 상기 인에이블 신호에 응답하여 상기 제1인코더의 출력을 전송하는 제1 3상태 버퍼; 및 상기 논리곱 연산부의 출력을 인버팅하여 제어신호를 출력하는 인버터를 포함하는 것이 바람직하고, 상기 하위 인터럽트 엔코딩부는 하위 인터럽트 입력을 엔코딩하는 제2엔코더; 및 논리 '0'인 상기 제어신호에 응답하여 상기 제1인코더의 출력을 전송하고 논리 '1'인 상기 제어신호에 응답하여 하이 임피던스 상태가 되는 제2 3상태 버퍼;를 포함하는 것이 바람직하다.

이하, 상기 구성에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하고자 한다.

먼저, 본 발명의 이해를 돕기 위하여 인텔 i80960CX RISC프로세서의 인터럽트 처리에 관하여 살펴보자.

인텔 i80960CX RISC프로세서는 인터럽트 핀이 8개로 구성되어 있으며, 3가지의 인터럽트 모드를 가지고 있다. 첫째 전용 모드인 경우에는 8개의 인터럽트를 각 핀에 할당해서 사용하게 되며, 둘째 확장 모드에서는 63개의 인터럽트를 엔코더를 통해서 엔코딩을 수행한 후, 이를 받아들이며, 셋째 합성 모드인 경우에는 3개의 핀은 전용 모드로, 5개의 핀은 31개의 인터럽트를 엔코더를 통해 엔코딩을 수행한 후, 이를 받아들이는 확장 모드로 사용한다. 이때, 본 발명은 확장 모드 혹은 합성 모드로 인텔 i80960CX RISC프로세서를 사용할 때, 상술한 엔코딩을 수행하기 위한 인터럽트 엔코더를 설계하여야 한다. 이때, 입력 핀의 제한을 극복하기 위하여 쉽게 확장이 가능한 인터럽트 엔코더가 필요하다. 이하, 상술한 인텔 i80960CX RISC프로세서에 적용되는 본 발명에 따른 인터럽트 엔코더를 예로 들어 설명하고자 한다.

제1도는 본 발명에 따른 인터럽트 엔코더의 바람직한 일 실시예를 설명하기 위한 구성 블록도를 도시한 것으로, 도면 부호 10은 상위 인터럽트 엔코더를, 20은 하위 인터럽트 엔코더를 각각 나타낸 것이다.

상위 인터럽트 엔코더(10)는 상위 16비트 인터럽트 입력 INT[0:15]에 대하여 엔코딩을 수행하여 4비트의 출력을 갖는 16x4 엔코더(1)과, 16비트 인터럽트 입력에 대하여 논리곱 연산을 수행하는 AND 연산부(3)과, AND 연산부(3)의 출력에 따라 하이 임피던스 출력상태를 나타내거나, 혹은 엔코더(1)의 출력을 전송하는 3상태 버퍼(5)와, AND 연산부(3)의 출력을 인버팅시키는 인버터(7)로 구성되어 있다.

하위 인터럽트 엔코더(20)는 하위 16비트 인터럽트 입력 INT[16:31]에 대하여 엔코딩을 수행하여 4비트 출력을 갖는 16x4 엔코더(21)과, 상위 인터럽트 엔코더(10)의 인버터(7)의 출력에 따라 하이 임피던스 출력 상태를 나타내거나 혹은 엔코더(21)의 출력을 전송하는 3상태 버퍼(23)로 구성되어 있다. 3상태 버퍼(23)는 일예로 제어신호 단자에 논리 '0'이 입력되면 입력단자에 입력된 신호를 전송하고 상기 제어신호 단자에 논리 '1'이 입력되면 하이 임피던스 상태가 되도록 구성한다.

상기 구성에 따른 동작을 살펴보면 다음과 같다.

상위 인터럽트 엔코더(10)에는 상위 16비트 인터럽트 신호 INT[0:15]가 입력된다. 상위 인터럽트 엔코더(10)의 16x4 엔코더(1)는 상위16비트 인터럽트 신호 INT[0:15]를 소정의 인터럽트 우선순위 규칙에 따라 엔코딩을 수행하여 4비트의 내부 인터럽트 신호를 출력한다. 또한, AND 연산부(3)는 상위 16비트 인터럽트 입력 INT[0:15]에 대하여 논리곱 연산을 수행한다. 예를들어, 상위 16비티 인터럽트 INT[0:15]가 모두 '1'일 때, 즉 인터럽트가 존재하지 않을 경우 AND 연산부(3)의 출력(XINTE)은 '1'이 되므로 3상태 버퍼(5)는 하이 임피던스 출력 상태가 되고, 인버터(7)의 출력은 '0'가 된다. 반면에 상위 16비트 인터럽트중 어느 하나가 '0'일 때, 즉 상위 인터럽트가 존재할 경우 AND 연산부(3)의 출력은 '0'이 되므로 3상태 버퍼(5)는 내부 인터럽트 신호를 전송함으로써 엔코딩된 인터럽트 신호 XINT[3:0]를 출력한다.

한편, 하위 인터럽트 엔코더(20)에는 하위 16비트 인터럽트 신호 INT[16:31]가 입력된다. 하위 인터럽트 엔코더(20)의 16x4 엔코더(21)는 하위 16비트 인터럽트 신호 INT[0:15]를 소정의 인터럽트 우선순위 규칙에 따라 엔코딩을 수행하여 4비트의 내부 인터럽트 신호를 출력한다. 이때, 상위 16비트 인터럽트중 어느 하나가 '0'일 때, 즉 상위 인터럽트가 존재할 경우에는 인버터(7)의 출력은 '1'이 되기 때문에 인버터(7)의 출력을 제어신호로 하는 3상태 버퍼(23)는 하이 임피던스 상태가 된다. 반면에 상위 인터럽트가 존재하지 않을 경우에는 상위 인터럽트 엔코더(10)의 AND 연산부(3)의 출력(XINTE)이 '1'이 되어 인버터(7)의 출력은 '0'가 되기 때문에 3상태 버퍼(23)는 하위 인터럽트 신호 INT[16:31]가 엔코딩된 내부 인터럽트 신호를 전송함으로써 엔코딩된 인터럽트 신호 XINT[3:0]를 출력한다.

이와 같이, 상위 인터럽트가 존재할 경우에는 상위 인터럽트 엔코더(1)가 사용되고 하위 인터럽트 엔코더(20)는 사용되지 않는다. 반면에, 상위 인터럽트가 존재하지 않을 경우는 상위 인터럽트 엔코더(10)가 사용되지 않고 하위 16비트 인터럽트 신호 INT[16:31]가 입력되는 하위 인터럽트 엔코더(20)가 사용될 수 있게 된다.

즉, 본 발명의 실시예에 따른 인터럽트 엔코더는 예를 들어 8핀의 인터럽트 핀을 가지는 INTEL I80960CX RISC 프로세서와 같은 프로세서에 모든 8개의 인터럽트 핀이 접속되고 그 중에서 상위 4 인터럽트 핀 XINT[0:3]을 사용한다. 향후 외부 장치를 추가로 접속하고자 할 때는 그 인터럽트를 하위 16비트 인터럽트 INT[16:31]에 접속한다. 그러면, 상위 인터럽트가 존재하지 않을 때는 상위 인터럽트 엔코더의 3상태 버퍼(5)가 하이 임피던스 상태로 되고 하위 인터럽트 핀 XINT[0:3]을 사용하여 외부장치의 인터럽트가 상기 프로세서에 입력될 수 있다. 이와 같이 서로 다른 장치 또는 소자가 동일한 프로세서에 인터럽트를 요청하는 경우는 상술한 확장모드 또는 합성모드에 해당하며 본 발명의 인터럽트 엔코더는 이러한 확장모드 및 합성모드를 사용할 수 있도록 엔코더룰 설계함에 있어 확장이 용이하다.

상술한 바와 같이 본 발명에 따른 인터럽트 엔코더는 확장모드 및 합성모드를 사용할 수 있도록 엔코더를 설계함에 있어 추후에 외부장치를 확장하기에 용이하다.

Claims (2)

1. 상위 인터럽트가 존재할 경우에는 상위 인터럽트를 엔코딩하여 엔코딩된 상위 인터럽트 신호를 출력하고 상위 인터럽트가 존재하지 않을 경우에는 그 출력단이 하이 임피던스 상태가 되는 상위 인터럽트 엔코딩부; 및 상위 인터럽트가 존재할 경우에는 그 출력단이 하이 임피던스 상태가 되고 상위 인터럽트가 존재하지 않을 경우에는 하위 인터럽트를 엔코딩하여 엔코딩된 하위 인터럽트 신호를 출력하는 하위 인터럽트 엔코딩부;를 포함하는 것을 특징으로 하는 인터럽트 엔코더.
2. 제1항에 있어서, 상기 상위 인터럽트 엔코딩부는, 상기 상위 인터럽트 입력을 엔코딩하는 제1엔코더; 상기 상위 인터럽트 입력을 논리곱함으로써 상기 상위 인터럽트 입력을 구성하는 상위 인터럽트 비트 중의 적어도 하나 이상이 '0'인 인터럽트가 존재하는 경우에는 논리 '0'이 되고 상위 인터럽트 비트 모두가 '1'인 인터럽트가 존재하지 않을 경우에는 논리'1'이 되는 인에이블 신호를 출력하는 논리곱 연산부; 논리 '0'인 상기 인에이블 신호에 응답하여 하이 임피던스 상태가 되고 논리 '1'인 상기 인에이블 신호에 응답하여 상기 제1인코더의 출력을 전송하는 제1 3상태 버퍼; 및 상기 논리곱 연산부의 출력을 인버팅하여 제어신호를 출력하는 인버터를 포함하고, 상기 하위 인터럽트 엔코딩부는, 하위 인터럽트 입력을 엔코딩하는 제2엔코더; 및 논리 '0'인 상기 제어신호에 응답하여 상기 제1인코더의 출력을 전송하고 논리 '1'인 상기 제어신호에 응답하여 하이 임피던스 상태가 되는 제2 3상태 버퍼;를 포함하는 것을 특징으로 하는 인터럽트 엔코더.