JPS6190519A - プログラマブル・アップダウン・カウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一般のディジタル回路に使用されるプログラマ
ブル・アンプダウン・カウンタの改良に関するものであ
る。

一般に、ｎビットのプログラマブル・アップダウン・カ
ウンタ（以下プログラマブルＵ　／Ｄカウンタと省略す
る）はカウントアツプとカウントダウンの両方の機能を
持つと共に、カウントア・ノブによる上限値とカウント
ダウンによる下限値の検出部を具えるでいる。

そして、このカウンタを構成する場合は、上限値及び下
限値用としてそれぞれｎビ・ノド、初期値設定用として
ｎビットの合計３ｎビツトを使用するので、これら３０
ビツトの信号を処理する為の回路規模が大きくなり、高
価であった。

そこで、同じ機能を持ちしかも価格の安いプログラマブ
ルＵ／Ｄカウンタが要望されていた。

〔従来の技術〕

第３図は従来のプログラマブルυ／Ｄカウンタの゛ブロ
ック図を示す。

図において、プログラマブルＵ／Ｄカウンタ１をｎ＝４
の４ビツトのアンプダウン・カウンタとして動作する場
合について説明する。

■　先ず、最大値１１１１と最小値０００ｏの中央値で
ある１０００を初期値としてＵ　／Ｄカウンタ１に入力
する。

コレニヨリ、ｕ／Ｄカウンタ１は１００１がら１１１１
まで７段のアップカウンタとして、またｏｌｌｌがら０
００１まで７段のダウンカウンタとして動作可能になる
が、例えば±４段のアンプダウンカウンタとして使用す
る時は制御信号１１００で上限値を、０１００で下限値
を設定し、それぞれ上限検出部２．下限検出部３に入力
する。

■　Ｕ　／Ｄカウンタ１のＵ　／Ｄ端子に０”が入力さ
れるとアップカウンタとして動作する。

■　上限値検出部２はＵ　／Ｄカウンタ１のカウント値
と上限値１１００とを比較して、２つの値が一致すると
、“１”を出力する。

この出力“１”はオア回路４を経由してＵ　／Ｄカウン
タ１のＬＯＡＤ端子に入力されるので、Ｕ　／Ｄカウン
タｌのカウント値は１１００から初期値の１０００に戻
りカウントを繰返す。

■　下限値検出部３も動作しているが、Ｕ　／Ｄカウン
タｌがアップカウンタとして動作しているので、この検
出部３からは出力“１”は送出されない。

■　Ｕ　／Ｄカウンタ１がダウンカウンタとして動作す
る場合はＵ／Ｄ端子に“１”が入力される場合である。

〔発明が解決しようとする問題点〕

上記で説明した様に、プログ与マブルＵ　／Ｄカウンタ
はｎビフトＵ７Ｄカウンタの初期値としてｎビット、上
限値及び下限値検出部の上限値及び下限値設定用として
それぞれｎビット合計３ｎビツトの信号が必要となる。

そこで、これらの信号を処理する為の回路規模が大きく
なると共に、価格も高いと云う問題点があった。

〔問題点を解決するための手段〕

上記の問題点は、入力された（ｎ−１）ビットの切替信
号をｎビットの上限値と下限値の〃の値である中央値（
初期値）に変換し、該初期値をカウントアツプ又はカウ
ントダウンして得られたカウント値を上限検出部及び下
限検出部に送出し、該上限検出部又は下限検出部よりの
検出信号め入力により該初期値から再度カウントアツプ
又はカウントダウンを繰返すｎビットアップダウン・カ
ウンタと、該ｎピッ斗アップダウン・カウンタより送出
されたカウント値が設定された該上限値になった時に検
出信号を送出し、該ｎビット・アップダウン・カウンタ
を初期値に設定する上限検出部と、該ｎビットアップダ
ウン・カウンタより送出されたカウント値が該切替信号
を変換して得られた該下限値と一致した時に検出信号を
送出し、該ｎビット・アップダウン・カウンタを初期値
に選定する下限検出部とからなる本発明のプログラマブ
ルＵ／Ｄカウンタにより解決される。

〔作用〕

本発明は任意に選択した（ｎ−１）ビットの切替信号が
ｎビットのＵ／Ｄカウンタと下限値検出部に人力される
。

そこで、（ｎ−１）ビットの切替信号はＵ／Ｄカウンタ
で最上位桁の上位に“１”が挿入され、ｎビットの初期
値に変換され、カウントが実行されカウント値がオール
“１”の上限値を持つ上限値検出部、及び下限値検出部
に人力される。

、一方、下限値検出部では入力された切替信号の最下位
桁の下位に“１”が挿入されたｎビ・ノドの信号を下限
値とする。

この様な処理により、上記の初期値は上限値と下限値の
中央値となり、Ｕ／Ｄカウンタのアップ又はダウン動作
によるカウント値と上限値又は下限値とが一致すれば初
期値に戻りカウント動作を繰返す。

尚、上限値検出部と下限値検出部とは同時に動作しない
様な構成になっている。

この様な構成にした為に、プログラマブルＵ／Ｄカウン
ト動作に必要な信号数が従来の３ｎビツトから（ｎ−１
）ビットに減少したので、回路構成が簡単になりコスト
ダウンの効果が得られた。

〔実施例〕

以下図示実施例により、本発明の要旨を具体的に説明す
る。尚、全図を通じて同一符号は同一対象物を示す。

第１図は本発明の１実施例のブロック図を示す。

図において、ｎビットＵ／Ｄカウンタ５はＬＯＡＤ端子
を備え、υ／Ｄ端子に“Ｏ”が入力する時はカウントア
ップ動作を、“１″が入力する時はカウントダウン動作
をする。

本発明の動作は下記の様である。尚、ｎ＝４とする。

■　先ず、４ビツトのＵｌＤカウンタ５の使用段数を後
述する様に設定する。

例えば、３段とすると制御信号（切替信号）として１０
０が、ＭＳＢ端子に“１”がそれぞれＵ／Ｄカウンタ５
に入力される。

これにより、ＩＪ／Ｄカウンタ５は切替信号の最上位桁
の上位にＭＳＢ端子よりの“１”を挿入した１１００を
中央値として、３段アップ又はダウン動作することが設
定された。

■　Ｕ／Ｄカウンタ５のＬＯＡＤ端子に１が人力される
と、１１００が初期値として上限値検出部６及び下限値
検出部７に入力される。

■　Ｕ／Ｄカウンタがアップ動作の時は上限値検出部６
のみ動作し、初期値よりカウントアツプされて設定され
た上限値１１１１になった時、オア回路４から検出信号
“１”がＬＯＡＤ端子に人力されＵ／Ｄカウンタは初期
値に戻りこれを繰返す。

■　Ｕ／Ｄカウンタ５がダウン動作の時は、下限値検出
部７のみ動作し、初期値よりカウントダウンする。

■　このカウント値は前記の切替信号の最下位桁の下位
にＬｌ／Ｄｌ／上りの“１”が挿入された下限値と比較
され、一致すれば下限値検出部７からの出力がオア回路
４を介してＬＯＡＤ端子に入力され初期値に戻り、これ
を繰返す。

第２図は本発明を４ビツトのプログラマブルＵ／Ｄカウ
ンタに適用したプロ・ツク図である。

４ビツトのＵ／Ｄカウンタの場合、切替信号。

段数、カウンタの上限値、中央値、下限値は下記の様な
関係にある。

Ｕ／Ｄカウンタの 切替信号　段数　上限値　中央値　下限値１１０　　　
±１　１１１１　　１１１０　　１１０１１０１　　　
±２　１１１１　　１１０１　　１０１１１００　　　
±３　１１１１　　１１００　　１００１０１１　　　
±４　１１１１　　１０１１　　０１１１０１０　　　
±５　１１１１　　１０１０　　０１０１００１　　　
±６　１１１１　　１００１　　００１１０００　　　
±７　１１１１　　１０００　　０００１ＭＬ　　　　
ＭＬ　　　　ＭＬ ここで、台は最上位ビット しは最下位ビット 例えば、　４ビツトＵ／Ｄカウンタ８を±３段のＩＪｌ
Ｄカウンタとして使用したい時は、切替信号として１０
０を選択するとこのカウンタの中央値は１１００．上限
値は一定の１１１１．下限値は１００１と決まる。

即ち、このＵ／Ｄカウンタは初期値が１１００で、この
値を中心として３段のアップ又はダウン動作をし、上限
値及び下限値はそれぞれ１１１１及び１００１である事
を示す。

そして、この切替信号を変えればＵ／Ｄカウンタの段数
を変化させる事ができる。

この回路の動作は下記の様である。

Ｕ／Ｄカウンタ８がアップ動作する場合■　アンドゲー
ト９−１にインバータ９−２から′ｌ”が、Ｕ／Ｄカウ
ンタ８から初期値１１００が入力される。

１１００が１１１１にカウントアツプされると、アンド
回路９−１から“１″の出力がオア回路４を介してＬＯ
ＡＤ端子に入力し、１１／Ｄカウンタ８は初期値に戻り
これを繰返す。

■　下限値検出部ｌＯは出力“１”を送出しないのでア
ップ動作に影響しない。

Ｕ／Ｄカウンタ８がダウン動作する場合■　下限値検出
部のＥ　−ＮＯＲ１０−１〜１０−４のａ端子には１０
０１が入力されているので、Ｕ／Ｄカウンタ８の出力が
１００１になった時にそれぞれ“１”を出力する。そこ
で、アンド回路１０−５より１”が出力され［１／Ｄカ
ウンタ８は初期値に戻る。

尚、上限値検出部９内のアンド回路９−１の出力は常る
０になっているので、下限値検出動作には影響を与えな
い。

又、上記の説明は切替信号１００で動作を説明したが、
この信号を０００〜１１０まで変化させる事により±７
〜±１段のυ／Ｄカウンタを実現する事ができる。

更に、４ビツト以外のＵ／Ｄカウンタの場合には上記の
表の数値が変化するだけで動作は同じである。

〔発明の効果〕

上記の様に本発明によれば、少ないビット故の切替信号
でプログラマブルＵ／Ｄカウンタを構成する事ができる
ので、回路構成が簡単になりコストダウンの効果がある
。

【図面の簡単な説明】 第１図は本発明のブロック図、 第２図は本発明を４ビツトのカウンタに適用した時のブ
ロック図、 第３図は従来例のブロック図を示す。 図において、 ５はｎビットＵ／Ｄカウンタ、 ６及び９は上限値検出部、 ７及び１０は下限値検出部を示す。 毛　１゛Ｓ 茅　２　口

Claims (1)

【特許請求の範囲】
1. 入力された（ｎ−１）ビットの切替信号をｎビットの上
   限値と下限値の１／２の値である中央値（初期値）に変
   換し、該初期値をカウントアップ又はカウントダウンし
   て得られたカウント値を上限検出部及び下限検出部に送
   出し、該上限検出部又は下限検出部よりの検出信号の入
   力により該初期値から再度カウントアップ又はカウント
   ダウンを繰返すｎビットアップダウン・カウンタと、該
   ｎビットアップダウン・カウンタより送出されたカウン
   ト値が設定された該上限値になった時に検出信号を送出
   し、該ｎビット・アップダウン・カウンタを初期値に設
   定する上限値検出部と、該ｎビットアップダウン・カウ
   ンタより送出されたカウント値が該切替信号を変換して
   得られた該下限値と一致した時に検出信号を送出し、該
   ｎビット・アップダウン・カウンタを初期値に設定する
   下限値検出部とから構成された事を特徴とするプログラ
   マブル・アップダウン・カウンタ。