JPH0342818B2 - - Google Patents
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- Publication number
- JPH0342818B2 JPH0342818B2 JP59211725A JP21172584A JPH0342818B2 JP H0342818 B2 JPH0342818 B2 JP H0342818B2 JP 59211725 A JP59211725 A JP 59211725A JP 21172584 A JP21172584 A JP 21172584A JP H0342818 B2 JPH0342818 B2 JP H0342818B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- limit value
- upper limit
- lower limit
- detection section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Maintenance And Management Of Digital Transmission (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は一般のデイジタル回路に使用されるプ
ログラマブル・アツプダウン・カウンタの改良に
関するものである。
ログラマブル・アツプダウン・カウンタの改良に
関するものである。
一般に、ｎビツトのプログラマブル・アツプダ
ウン・カウンタ（以下プログラマブルＵ／Ｄカウ
ンタと省略する）はカウントアツプとカウントダ
ウンの両方の機能を持つと共に、カウントアツプ
による上限値とカウントダウンによる下限値の検
出部を具えるている。
ウン・カウンタ（以下プログラマブルＵ／Ｄカウ
ンタと省略する）はカウントアツプとカウントダ
ウンの両方の機能を持つと共に、カウントアツプ
による上限値とカウントダウンによる下限値の検
出部を具えるている。
そして、このカウンタを構成する場合は、上限
値及び下限値用としてそれぞれｎビツト、初期値
設定用としてｎビツトの合計3nビツトを使用す
るので、これら3nビツトの信号を処理する為の
回路規模が大きくなり、高価であつた。
値及び下限値用としてそれぞれｎビツト、初期値
設定用としてｎビツトの合計3nビツトを使用す
るので、これら3nビツトの信号を処理する為の
回路規模が大きくなり、高価であつた。
そこで、同じ機能を持ちしかも価格の安いプロ
グラマブルＵ／Ｄカウンタが要望されていた。
グラマブルＵ／Ｄカウンタが要望されていた。
第３図は従来のプログラマブルＵ／Ｄカウンタ
のブロツク図を示す。
のブロツク図を示す。
図において、プログラマブルＵ／Ｄカウンタ１
をｎ＝４の４ビツトのアツプダウン・カウンタと
して動作する場合について説明する。
をｎ＝４の４ビツトのアツプダウン・カウンタと
して動作する場合について説明する。
先ず、最大値1111と最小値0000の中央値であ
る1000を初期値としてＵ／Ｄカウンタ１に入力
する。
る1000を初期値としてＵ／Ｄカウンタ１に入力
する。
これにより、Ｕ／Ｄカウンタ１は1001から
1111まで７段のアツプカウンタとして、また
0111から0001まで７段のダウンカウンタとして
動作可能になるが、例えば±４段のアツプダウ
ンカウンタとして使用する時は制御信号1100で
上限値を、0100で下限値を設定し、それぞれ上
限検出部２、下限検出部３に入力する。
1111まで７段のアツプカウンタとして、また
0111から0001まで７段のダウンカウンタとして
動作可能になるが、例えば±４段のアツプダウ
ンカウンタとして使用する時は制御信号1100で
上限値を、0100で下限値を設定し、それぞれ上
限検出部２、下限検出部３に入力する。
Ｕ／Ｄカウンタ１のＵ／Ｄ端子に“０”が入
力されるとアツプカウンタとして動作する。
力されるとアツプカウンタとして動作する。
上限値検出部２はＵ／Ｄカウンタ１のカウン
ト値と上限値1100とを比較して、２つの値が一
致すると、“１”を出力する。
ト値と上限値1100とを比較して、２つの値が一
致すると、“１”を出力する。
この出力“１”はオア回路４を経由してＵ／
Ｄカウンタ１のLOAD端子に入力されるので、
Ｕ／Ｄカウンタ１のカウント値は1100から初期
値の1000に戻りカウントを繰返す。
Ｄカウンタ１のLOAD端子に入力されるので、
Ｕ／Ｄカウンタ１のカウント値は1100から初期
値の1000に戻りカウントを繰返す。
下限値検出部３も動作しているが、Ｕ／Ｄカ
ウンタ１がアツプカウンタとして動作している
ので、この検出部３からは出力“１”は送出さ
れない。
ウンタ１がアツプカウンタとして動作している
ので、この検出部３からは出力“１”は送出さ
れない。
Ｕ／Ｄカウンタ１がダウンカウンタとして動
作する場合はＵ／Ｄ端子に“１”が入力される
場合である。
作する場合はＵ／Ｄ端子に“１”が入力される
場合である。
上記で説明した様に、プログラマブルＵ／Ｄカ
ウンタはｎビツトＵ／Ｄカウンタの初期値として
ｎビツト、上限値及び下限値検出部の上限値及び
下限値設定用としてそれぞれｎビツト合計3nビ
ツトの信号が必要となる。
ウンタはｎビツトＵ／Ｄカウンタの初期値として
ｎビツト、上限値及び下限値検出部の上限値及び
下限値設定用としてそれぞれｎビツト合計3nビ
ツトの信号が必要となる。
そこで、これらの信号を処理する為の回路規模
が大きくなると共に、価格も高いと云う問題点が
あつた。
が大きくなると共に、価格も高いと云う問題点が
あつた。
上記問題点は本発明によりｎビツトアツプダウ
ンカウンタ、上限値検出部及び下限値検出部より
構成され、ｎビツトアツプダウンカウンタは入力
される（ｎ−１）ビツトの切替信号の最上位桁の
上位に１を挿入して初期値とし、上限値検出部及
び下限値検出部に与え、上限値検出部では入力し
た初期値及びｎビツトの最大値よりなる上限値を
設定し、下限値検出部では入力した初期値及び
（ｎ−１）ビツトの切替信号の最下位桁の下位に
１を挿入した値よりなる下限値を設定し、ｎビツ
トアツプダウンカウンタの初期値よりのカウント
アツプで上限値検出部が上限値を検出した場合、
またカウントダウンで下限値検出部が下限値を検
出した場合、それぞれよりの検出信号はｎビツト
アツプダウンカウンタに与えられ、該カウンタは
再び切替値に設定されることを特徴とするプログ
ラマブル・アツプダウン・カウンタによつて解決
される。
ンカウンタ、上限値検出部及び下限値検出部より
構成され、ｎビツトアツプダウンカウンタは入力
される（ｎ−１）ビツトの切替信号の最上位桁の
上位に１を挿入して初期値とし、上限値検出部及
び下限値検出部に与え、上限値検出部では入力し
た初期値及びｎビツトの最大値よりなる上限値を
設定し、下限値検出部では入力した初期値及び
（ｎ−１）ビツトの切替信号の最下位桁の下位に
１を挿入した値よりなる下限値を設定し、ｎビツ
トアツプダウンカウンタの初期値よりのカウント
アツプで上限値検出部が上限値を検出した場合、
またカウントダウンで下限値検出部が下限値を検
出した場合、それぞれよりの検出信号はｎビツト
アツプダウンカウンタに与えられ、該カウンタは
再び切替値に設定されることを特徴とするプログ
ラマブル・アツプダウン・カウンタによつて解決
される。
本発明は任意に選択した（ｎ−１）ビツトの切
替信号がｎビツトのＵ／Ｄカウンタと下限値検出
部に入力される。
替信号がｎビツトのＵ／Ｄカウンタと下限値検出
部に入力される。
そこで、（ｎ−１）ビツトの切替信号はＵ／Ｄ
カウンタで最上位桁の上位に“１”が挿入されｎ
ビツトの初期値に変換され、カウントが実行され
カウント値がオール“１”の上限値を持つ上限値
検出部、及び下限値検出部に入力される。
カウンタで最上位桁の上位に“１”が挿入されｎ
ビツトの初期値に変換され、カウントが実行され
カウント値がオール“１”の上限値を持つ上限値
検出部、及び下限値検出部に入力される。
一方、下限値検出部では入力された切替信号の
最下位桁の下位に“１”が挿入されたｎビツトの
信号を下限値とする。
最下位桁の下位に“１”が挿入されたｎビツトの
信号を下限値とする。
この様な処理により、上記の初期値は上限値と
下限値の中央値となり、Ｕ／Ｄカウンタのアツプ
又はダウン動作によるカウント値と上限値又は下
限値とが一致すれば初期値に戻りカウント動作を
繰返す。
下限値の中央値となり、Ｕ／Ｄカウンタのアツプ
又はダウン動作によるカウント値と上限値又は下
限値とが一致すれば初期値に戻りカウント動作を
繰返す。
尚、上限値検出部と下限値検出部とは同時に動
作しない様な構成になつている。
作しない様な構成になつている。
この様な構成にした為に、プログラマブルＵ／
Ｄカウント動作に必要な信号数が従来の3nビツ
トから（ｎ−１）ビツトに減少したので、回路構
成が簡単になりコストダウンの効果が得られた。
Ｄカウント動作に必要な信号数が従来の3nビツ
トから（ｎ−１）ビツトに減少したので、回路構
成が簡単になりコストダウンの効果が得られた。
以下図示実施例により、本発明の要旨を具体的
に説明する。尚、全図を通じて同一符号は同一対
象物を示す。
に説明する。尚、全図を通じて同一符号は同一対
象物を示す。
第１図は本発明の１実施例のブロツク図を示
す。図において、ｎビツトＵ／Ｄカウンタ５は
LOAD端子を備え、Ｕ／Ｄ端子に“０”が入力
する時はカウントアツプ動作を、“１”が入力す
る時はカウントダウン動作をする。
す。図において、ｎビツトＵ／Ｄカウンタ５は
LOAD端子を備え、Ｕ／Ｄ端子に“０”が入力
する時はカウントアツプ動作を、“１”が入力す
る時はカウントダウン動作をする。
本発明の動作は下記の様である。尚、ｎ＝４と
する。
する。
先ず、４ビツトのＵ／Ｄカウンタ５の使用段
数を後述する様に設定する。
数を後述する様に設定する。
例えば、３段とすると制御信号（切替信号）
として100が、MSB端子に“１”がそれぞれ
Ｕ／Ｄカウンタ５に入力される。
として100が、MSB端子に“１”がそれぞれ
Ｕ／Ｄカウンタ５に入力される。
これにより、Ｕ／Ｄカウンタ５は切替信号の
最上位桁の上位にMSB端子よりの“１”を挿
入した1100を中央値として、３段アツプ又はダ
ウン動作することが設定された。
最上位桁の上位にMSB端子よりの“１”を挿
入した1100を中央値として、３段アツプ又はダ
ウン動作することが設定された。
Ｕ／Ｄカウンタ５のLOAD端子に１が入力
されると、1100が初期値として上限値検出部６
及び下限値検出部７に入力される。
されると、1100が初期値として上限値検出部６
及び下限値検出部７に入力される。
Ｕ／Ｄカウンタがアツプ動作の時は上限値検
出部６のみ動作し、初期値よりカウントアツプ
されて設定された上限値1111になつた時、オア
回路４から検出信号“１”がLOAD端子に入
力されＵ／Ｄカウンタは初期値に戻りこれを繰
返す。
出部６のみ動作し、初期値よりカウントアツプ
されて設定された上限値1111になつた時、オア
回路４から検出信号“１”がLOAD端子に入
力されＵ／Ｄカウンタは初期値に戻りこれを繰
返す。
Ｕ／Ｄカウンタ５がダウン動作の時は、下限
値検出部７のみ動作し、初期値よりカウントダ
ウンする。
値検出部７のみ動作し、初期値よりカウントダ
ウンする。
このカウント値は前記の切替信号の最下位桁
の下位にＵ／Ｄ端子よりの“１”が挿入された
下限値と比較され、一致すれば下限値検出部７
からの出力がオア回路４を介してLOAD端子
に入力され初期値に戻り、これを繰返す。
の下位にＵ／Ｄ端子よりの“１”が挿入された
下限値と比較され、一致すれば下限値検出部７
からの出力がオア回路４を介してLOAD端子
に入力され初期値に戻り、これを繰返す。
第２図は本発明を４ビツトのプログラマブル
Ｕ／Ｄカウンタに適用したブロツク図である。
Ｕ／Ｄカウンタに適用したブロツク図である。
４ビツトのＵ／Ｄカウンタの場合、切替信号、
段数、カウンタの上限値、中央値、下限値は下記
の様な関係にある。
段数、カウンタの上限値、中央値、下限値は下記
の様な関係にある。
Ｕ／Ｄカウンタの
切替信号 段数 上限値 中央値 下限値
110 ±１ 1111 1110 1101
101 ±２ 1111 1101 1011
100 ±３ 1111 1100 1001
011 ±４ 1111 1011 0111
010 ±５ 1111 1010 0101
001 ±６ 1111 1001 0011
000 ±７ 1111 1000 0001
Ｍ Ｌ Ｍ Ｌ Ｍ Ｌ
ここで、Ｍは最上位ビツト
Ｌは最下位ビツト
例えば、４ビツトＵ／Ｄカウンタ８を±３段の
Ｕ／Ｄカウンタとして使用したい時は、切替信号
として100を選択するとこのカウンタの中央値は
1100、上限値は一定の1111、下限値は1001と決ま
る。
Ｕ／Ｄカウンタとして使用したい時は、切替信号
として100を選択するとこのカウンタの中央値は
1100、上限値は一定の1111、下限値は1001と決ま
る。
即ち、このＵ／Ｄカウンタは初期値が1100で、
この値を中心として３段のアツプ又はダウン動作
をし、上限値及び下限値はそれぞれ1111及び1001
である事を示す。
この値を中心として３段のアツプ又はダウン動作
をし、上限値及び下限値はそれぞれ1111及び1001
である事を示す。
そして、この切替信号を変えればＵ／Ｄカウン
タの段数を変化させる事ができる。
タの段数を変化させる事ができる。
この回路の動作は下記の様である。
Ｕ／Ｄカウンタ８がアツプ動作する場合
アンドゲート９−１にインバータ９−２から
“１”が、Ｕ／Ｄカウンタ８から初期値1100が
入力される。
“１”が、Ｕ／Ｄカウンタ８から初期値1100が
入力される。
1100が1111にカウントアツプされると、アン
ド回路９−１から“１”の出力がオア回路４を
介してLOAD端子に入力し、Ｕ／Ｄカウンタ
８は初期値に戻りこれを繰返す。
ド回路９−１から“１”の出力がオア回路４を
介してLOAD端子に入力し、Ｕ／Ｄカウンタ
８は初期値に戻りこれを繰返す。
下限値検出部１０は出力“１”を送出しない
のでアツプ動作に影響しない。
のでアツプ動作に影響しない。
Ｕ／Ｄカウンタ８がダウン動作する場合
下限値検出部のＥ−NOR１０−１〜１０−
４のａ端子には1001が入力されているので、
Ｕ／Ｄカウンタ８の出力が1001になつた時にそ
れぞれ“１”を出力する。そこで、アンド回路
１０−５より“１”が出力されＵ／Ｄカウンタ
８は初期値に戻る。
４のａ端子には1001が入力されているので、
Ｕ／Ｄカウンタ８の出力が1001になつた時にそ
れぞれ“１”を出力する。そこで、アンド回路
１０−５より“１”が出力されＵ／Ｄカウンタ
８は初期値に戻る。
尚、上限値検出部９内のアンド回路９−１の
出力は常に０になつているので、下限値検出動
作には影響を与えない。
出力は常に０になつているので、下限値検出動
作には影響を与えない。
又、上記の説明は切替信号100で動作を説明
したが、この信号を000〜110まで変化させる事
により±７〜±１段のＵ／Ｄカウンタを実現す
る事ができる。
したが、この信号を000〜110まで変化させる事
により±７〜±１段のＵ／Ｄカウンタを実現す
る事ができる。
更に、４ビツト以外のＵ／Ｄカウンタの場合
には上記の表の数値が変化するだけで動作は同
じである。
には上記の表の数値が変化するだけで動作は同
じである。
上記の様に本発明によれば、少ないビツト数の
切替信号でプログラマブルＵ／Ｄカウンタを構成
する事ができるので、回路構成が簡単になりコス
トダウンの効果がある。
切替信号でプログラマブルＵ／Ｄカウンタを構成
する事ができるので、回路構成が簡単になりコス
トダウンの効果がある。
第１図は本発明のブロツク図、第２図は本発明
を４ビツトのカウンタに適用した時のブロツク
図、第３図は従来例のブロツク図を示す。 図において、５はｎビツトＵ／Ｄカウンタ、６
及び９は上限値検出部、７及び１０は下限値検出
部を示す。
を４ビツトのカウンタに適用した時のブロツク
図、第３図は従来例のブロツク図を示す。 図において、５はｎビツトＵ／Ｄカウンタ、６
及び９は上限値検出部、７及び１０は下限値検出
部を示す。
Claims (1)
- １ ｎビツトアツプダウンカウンタ、上限値検出
部及び下限値検出部より構成され、ｎビツトアツ
プダウンカウンタは入力される（ｎ−１）ビツト
の切替信号の最上位桁の上位に１を挿入して初期
値とし、上限値検出部及び下限値検出部に与え、
上限値検出部では入力した初期値及びｎビツトの
最大値よりなる上限値を設定し、下限値検出部で
は入力した初期値及び（ｎ−１）ビツトの切替信
号の最下位桁の下位に１を挿入した値よりなる下
限値を設定し、ｎビツトアツプダウンカウンタの
初期値よりのカウントアツプで上限値検出部が上
限値を検出した場合、またカウントダウンで下限
値検出部が下限値を検出した場合、それぞれより
の検出信号はｎビツトアツプダウンカウンタに与
えられ、該カウンタは再び初期値に設定されるこ
とを特徴とするプログラマブル・アツプダウン・
カウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21172584A JPS6190519A (ja) | 1984-10-09 | 1984-10-09 | プログラマブル・アップダウン・カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21172584A JPS6190519A (ja) | 1984-10-09 | 1984-10-09 | プログラマブル・アップダウン・カウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6190519A JPS6190519A (ja) | 1986-05-08 |
| JPH0342818B2 true JPH0342818B2 (ja) | 1991-06-28 |
Family
ID=16610565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21172584A Granted JPS6190519A (ja) | 1984-10-09 | 1984-10-09 | プログラマブル・アップダウン・カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6190519A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126328A (ja) * | 1984-07-16 | 1986-02-05 | Fujitsu Ltd | カウンタ装置 |
-
1984
- 1984-10-09 JP JP21172584A patent/JPS6190519A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6190519A (ja) | 1986-05-08 |
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