JPH0918352A - 並列入力／直列出力装置および並列入力／直列出力方法 - Google Patents
並列入力／直列出力装置および並列入力／直列出力方法Info
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- JPH0918352A JPH0918352A JP8155346A JP15534696A JPH0918352A JP H0918352 A JPH0918352 A JP H0918352A JP 8155346 A JP8155346 A JP 8155346A JP 15534696 A JP15534696 A JP 15534696A JP H0918352 A JPH0918352 A JP H0918352A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/436—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation using parallelised computational arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
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Abstract
(57)【要約】
【課題】 可変長符号器内で符号ビットを並列に入力し
て直列に出力する並列入力／直列出力装置および方法に
関し、内部変換表を小さくすること。 【解決手段】 ラッチ１１は、最上位ビットワードＷn
を入力してラッチして出力する。複数のシフトレジスタ
１２は、ビットワードＷn-1 〜Ｗ0 を並列に入力して順
にシフトして、Ｗn-1 から出力する。カウンタ１３は、
ビットワード長をカウントしてカウント値が所定の値に
なると選択信号を出力する。多重化器１４は、この選択
信号によりラッチ１１の出力を外部に出力する。
て直列に出力する並列入力／直列出力装置および方法に
関し、内部変換表を小さくすること。 【解決手段】 ラッチ１１は、最上位ビットワードＷn
を入力してラッチして出力する。複数のシフトレジスタ
１２は、ビットワードＷn-1 〜Ｗ0 を並列に入力して順
にシフトして、Ｗn-1 から出力する。カウンタ１３は、
ビットワード長をカウントしてカウント値が所定の値に
なると選択信号を出力する。多重化器１４は、この選択
信号によりラッチ１１の出力を外部に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は可変長符号器内で符
号ビットを並列に入力して直列に出力する並列入力／直
列出力装置および並列入力／直列出力方法に関するもの
である。
号ビットを並列に入力して直列に出力する並列入力／直
列出力装置および並列入力／直列出力方法に関するもの
である。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる韓国特許出願第１９９５−１５９０１号（１
９９５年６月１５日出願）の明細書の記載に基づくもの
であって、当該韓国特許出願の番号を参照することによ
って当該韓国特許出願の明細書の記載内容が本明細書の
一部分を構成するものとする。
の基礎たる韓国特許出願第１９９５−１５９０１号（１
９９５年６月１５日出願）の明細書の記載に基づくもの
であって、当該韓国特許出願の番号を参照することによ
って当該韓国特許出願の明細書の記載内容が本明細書の
一部分を構成するものとする。
【０００３】
【従来の技術】低ビット率の動画像伝送に使用される可
変長符号器は、動作速度よりはそのハードウェアの単純
性と小型化の具現が必要である。
変長符号器は、動作速度よりはそのハードウェアの単純
性と小型化の具現が必要である。
【０００４】一般に符号ビットを伝送する際において、
動き予測器等を経た出力は符号ビットが一番前に位置す
るが、これを全て表として作成して変換させていた。
動き予測器等を経た出力は符号ビットが一番前に位置す
るが、これを全て表として作成して変換させていた。
【０００５】
【発明が解決しようとする課題】従って、従来は表の長
さが大きく、表の大きさにより多くの素子が使用されて
不経済で、速度が遅くなる問題点があった。
さが大きく、表の大きさにより多くの素子が使用されて
不経済で、速度が遅くなる問題点があった。
【０００６】上記問題点を解決するために案出された本
発明は、可変長符号器の表で符号ビットがあるかないか
を判断して、符号ビットがある場合には絶対値だけを順
に表示に記憶させて、符号ビットがない場合には最上位
ビットを終わりにして残りは順に表に記憶させた後、最
上位ビットの次のビットから順に直列出力してカウンタ
値が１になると終わりのビットとして最上位ビットを出
力する並列入力／直列出力装置および並列入力／直列出
力方法を提供することを目的とする。
発明は、可変長符号器の表で符号ビットがあるかないか
を判断して、符号ビットがある場合には絶対値だけを順
に表示に記憶させて、符号ビットがない場合には最上位
ビットを終わりにして残りは順に表に記憶させた後、最
上位ビットの次のビットから順に直列出力してカウンタ
値が１になると終わりのビットとして最上位ビットを出
力する並列入力／直列出力装置および並列入力／直列出
力方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の本発明の装置は、外部から最上位ビットワード
（Ｗn ）を入力してラッチして出力するラッチ手段、外
部から上記最上位ビットを除外したビットワード（Ｗ
n-1 〜Ｗ0 ）を並列に入力して順にシフトして上記最上
位ビットの次のビットから出力する複数のシフト手段、
外部からビットワード長を入力してカウントしてカウン
タ値が所定の値になると選択信号を出力するカウント手
段、および上記シフト手段の出力を入力して直列に外部
に出力させた後、上記カウント手段の上記選択信号によ
り上記ラッチ手段の出力を外部に出力する多重化手段を
具備することを特徴とする。
の本発明の装置は、外部から最上位ビットワード
（Ｗn ）を入力してラッチして出力するラッチ手段、外
部から上記最上位ビットを除外したビットワード（Ｗ
n-1 〜Ｗ0 ）を並列に入力して順にシフトして上記最上
位ビットの次のビットから出力する複数のシフト手段、
外部からビットワード長を入力してカウントしてカウン
タ値が所定の値になると選択信号を出力するカウント手
段、および上記シフト手段の出力を入力して直列に外部
に出力させた後、上記カウント手段の上記選択信号によ
り上記ラッチ手段の出力を外部に出力する多重化手段を
具備することを特徴とする。
【０００８】また、本発明の方法は、並列入力／直列出
力装置に適用される並列入力／直列出力方法において、
ビットワードを受信して符号ビットがあるかを判断する
第１段階、上記第１段階の判断の結果、符号ビットがな
い場合にはワードの最下位ビットを最上位ビットに再配
置した後、最上位ビットを終わりにして残りは順に表に
記憶させる第２段階、上記第１段階の判断結果、符号ビ
ットがある場合にはワードを再配置しないで符号ビット
を最上位ビットにした後、絶対値のみを順に表に記憶さ
せる第３段階、および上記表に記憶させる過程を遂行し
た後、最上位ビット（Ｗn ）を除外して次のビット（Ｗ
n-1 ）から順にシフトして直列出力した後、カウント手
段の値が所定の値になると選択信号により最上位ビット
を出力する第４段階を包含することを特徴とする。
力装置に適用される並列入力／直列出力方法において、
ビットワードを受信して符号ビットがあるかを判断する
第１段階、上記第１段階の判断の結果、符号ビットがな
い場合にはワードの最下位ビットを最上位ビットに再配
置した後、最上位ビットを終わりにして残りは順に表に
記憶させる第２段階、上記第１段階の判断結果、符号ビ
ットがある場合にはワードを再配置しないで符号ビット
を最上位ビットにした後、絶対値のみを順に表に記憶さ
せる第３段階、および上記表に記憶させる過程を遂行し
た後、最上位ビット（Ｗn ）を除外して次のビット（Ｗ
n-1 ）から順にシフトして直列出力した後、カウント手
段の値が所定の値になると選択信号により最上位ビット
を出力する第４段階を包含することを特徴とする。
【０００９】
【発明の実施の形態】以下、添付した図面を参照して本
発明による一実施の形態を詳細に説明する。
発明による一実施の形態を詳細に説明する。
【００１０】図１は本発明による並列入力／直列出力装
置のブロック図で、図１において１１はラッチ、１２は
シフトレジスタ、１３はカウンタ、１４は多重化器を各
々示す。
置のブロック図で、図１において１１はラッチ、１２は
シフトレジスタ、１３はカウンタ、１４は多重化器を各
々示す。
【００１１】並列入力／直列出力装置は、外部から可変
長符号化された最上位ビットワードＷn を入力してラッ
チして多重化器１４に出力するラッチ１１、外部から可
変長符号化されたビットワードＷn-1 〜Ｗ0 を、上記最
上位ビットを除外して並列に入力して順にシフトして最
上位ビットの次のビットから多重化器１４に出力する複
数のシフトレジスタ１２、外部からビットワード長を入
力してカウントして、カウンタ値が１になると選択信号
を多重化器１４に出力するカウンタ１３、および上記シ
フトレジスタ１２の出力を入力して直列に外部に出力さ
せた後、上記カウンタ１３の選択信号により上記ラッチ
１１の出力を外部に出力する多重化器１４を具備する。
長符号化された最上位ビットワードＷn を入力してラッ
チして多重化器１４に出力するラッチ１１、外部から可
変長符号化されたビットワードＷn-1 〜Ｗ0 を、上記最
上位ビットを除外して並列に入力して順にシフトして最
上位ビットの次のビットから多重化器１４に出力する複
数のシフトレジスタ１２、外部からビットワード長を入
力してカウントして、カウンタ値が１になると選択信号
を多重化器１４に出力するカウンタ１３、および上記シ
フトレジスタ１２の出力を入力して直列に外部に出力さ
せた後、上記カウンタ１３の選択信号により上記ラッチ
１１の出力を外部に出力する多重化器１４を具備する。
【００１２】図２は本発明による並列入力／直列出力方
法のフローチャートである。
法のフローチャートである。
【００１３】まず、可変長符号化されたビットワードを
受信して（２１）、符号ビットがあるかを判断する（２
２）。
受信して（２１）、符号ビットがあるかを判断する（２
２）。
【００１４】符号ビットがない場合には、ワードの最下
位ビットを最上位ビットに再配置した後（２３）、最上
位ビットを終わりにして残りは順に表に記憶させる（２
４）。
位ビットを最上位ビットに再配置した後（２３）、最上
位ビットを終わりにして残りは順に表に記憶させる（２
４）。
【００１５】例：５ビット符号ワードなら D4-D3-D2-D1-D0→D0-D4-D3-D2-D1 (W4-W3-W2-W1-W0) 符号ビットがある場合には、ワードを再配置しないで符
号ビットを最上位ビットとした後（２５）、絶対値だけ
を順に表に記憶させる（２６）。
号ビットを最上位ビットとした後（２５）、絶対値だけ
を順に表に記憶させる（２６）。
【００１６】例：S-D3-D2-D1-D0 (W4-W3-W2-W1-W0) 次に、最上位ビットＷn を除外して次のビットＷn-1 か
ら順にシフトして直列出力する（２７）。
ら順にシフトして直列出力する（２７）。
【００１７】例：W3→W2→W1→W0 順に出力 次に、ワード長カウンタ値が１になると選択信号により
終わりの直列ビットとして最上位ビットを出力する。
終わりの直列ビットとして最上位ビットを出力する。
【００１８】例：W4 出力
【００１９】
【発明の効果】上記のような本発明は、内部変換表の大
きさを半分に減らすことができるから、使用される素子
の数を約半分に減らすことができるし、これによりアド
レス復号器の大きさを半分に減らすことができるし、動
作速度を向上できる効果がある。
きさを半分に減らすことができるから、使用される素子
の数を約半分に減らすことができるし、これによりアド
レス復号器の大きさを半分に減らすことができるし、動
作速度を向上できる効果がある。
【図１】本発明による並列入力／直列出力装置のブロッ
ク図である。
ク図である。
【図２】本発明による並列入力／直列出力方法のフロー
チャートである。
チャートである。
１１ ラッチ １２ シフトレジスタ １３ カウンタ １４ 多重化器
Claims (4)
- 【請求項１】 外部から最上位ビットワードを入力して
ラッチして出力するラッチ手段、 外部から上記最上位ビットを除外したビットワードを並
列に入力して順にシフトして上記最上位ビットの次のビ
ットから出力する複数のシフト手段、 外部からビットワード長を入力してカウントしてカウン
タ値が所定の値になると選択信号を出力するカウント手
段、および上記シフト手段の出力を入力して直列に外部
に出力させた後、上記カウント手段の上記選択信号によ
り上記ラッチ手段の出力を外部に出力する多重化手段を
具備することを特徴とする並列入力／直列出力装置。 - 【請求項２】 請求項１において、上記カウント手段
は、 カウンタ値が１になると上記選択信号を出力することを
特徴とする並列入力／直列出力装置。 - 【請求項３】 並列入力／直列出力装置に適用される並
列入力／直列出力方法において、 ビットワードを受信して符号ビットがあるかを判断する
第１段階、 上記第１段階の判断の結果、符号ビットがない場合には
ワードの最下位ビットを最上位ビットに再配置した後、
最上位ビットを終わりにして残りは順に表に記憶させる
第２段階、 上記第１段階の判断結果、符号ビットがある場合にはワ
ードを再配置しないで符号ビットを最上位ビットにした
後、絶対値のみを順に表に記憶させる第３段階、および
上記表に記憶させる過程を遂行した後、最上位ビットを
除外して次のビットから順にシフトして直列出力した
後、カウント手段の値が所定の値になると選択信号によ
り最上位ビットを出力する第４段階を包含することを特
徴とする並列入力／直列出力方法。 - 【請求項４】 請求項３において、上記第４段階の上記
所定の値は１であることを特徴とする並列入力／直列出
力方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995-15901 | 1995-06-15 | ||
| KR1019950015901A KR0164097B1 (ko) | 1995-06-15 | 1995-06-15 | 병렬 입력 / 직렬 출력 장치 및 그 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0918352A true JPH0918352A (ja) | 1997-01-17 |
| JP2859850B2 JP2859850B2 (ja) | 1999-02-24 |
Family
ID=19417231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8155346A Expired - Fee Related JP2859850B2 (ja) | 1995-06-15 | 1996-06-17 | 並列入力／直列出力装置および並列入力／直列出力方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5828906A (ja) |
| JP (1) | JP2859850B2 (ja) |
| KR (1) | KR0164097B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2656824C2 (ru) * | 2016-04-22 | 2018-06-06 | Михаил Вячеславович Ушаков | Универсальный асинхронный конвертор параллельного цифрового кода |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6125406A (en) * | 1998-05-15 | 2000-09-26 | Xerox Corporation | Bi-directional packing data device enabling forward/reverse bit sequences with two output latches |
| US6765926B1 (en) * | 2000-03-30 | 2004-07-20 | Cisco Technology, Inc. | Bit rearranging unit for network data, method for rearranging bits, and software for enabling the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3765013A (en) * | 1972-06-23 | 1973-10-09 | Us Navy | Self synchronous serial encoder/decoder |
| JPH0799812B2 (ja) * | 1990-03-26 | 1995-10-25 | 株式会社グラフイックス・コミュニケーション・テクノロジーズ | 信号符号化装置および信号復号化装置、並びに信号符号化復号化装置 |
| JPH04185119A (ja) * | 1990-11-20 | 1992-07-02 | Matsushita Electric Ind Co Ltd | 可変長符号化装置 |
| JPH0580982A (ja) * | 1991-09-19 | 1993-04-02 | Nec Corp | 絶対値回路 |
| JPH07202714A (ja) * | 1993-12-28 | 1995-08-04 | Nec Ic Microcomput Syst Ltd | パラレル・シリアル・データ変換回路 |
| JP2604546B2 (ja) * | 1994-05-19 | 1997-04-30 | 日本電気アイシーマイコンシステム株式会社 | 可変長符号の復号化処理装置 |
-
1995
- 1995-06-15 KR KR1019950015901A patent/KR0164097B1/ko not_active IP Right Cessation
-
1996
- 1996-06-14 US US08/664,172 patent/US5828906A/en not_active Expired - Lifetime
- 1996-06-17 JP JP8155346A patent/JP2859850B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2656824C2 (ru) * | 2016-04-22 | 2018-06-06 | Михаил Вячеславович Ушаков | Универсальный асинхронный конвертор параллельного цифрового кода |
Also Published As
| Publication number | Publication date |
|---|---|
| US5828906A (en) | 1998-10-27 |
| KR0164097B1 (ko) | 1999-01-15 |
| JP2859850B2 (ja) | 1999-02-24 |
| KR970004864A (ko) | 1997-01-29 |
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