JPS6126328A - カウンタ装置 - Google Patents
カウンタ装置Info
- Publication number
- JPS6126328A JPS6126328A JP14727084A JP14727084A JPS6126328A JP S6126328 A JPS6126328 A JP S6126328A JP 14727084 A JP14727084 A JP 14727084A JP 14727084 A JP14727084 A JP 14727084A JP S6126328 A JPS6126328 A JP S6126328A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- down counter
- bit
- value
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、２値化号の値に応じてカウント値を増加また
は減少するようにカウントし、カウント値が設定された
所定の下限値または上限値に達したとき出力信号を発生
する機能を有するカウンタ装置に関する。
は減少するようにカウントし、カウント値が設定された
所定の下限値または上限値に達したとき出力信号を発生
する機能を有するカウンタ装置に関する。
例えば、デジタル通信に用いられる受信装置には、内部
クロックの位相を受信信号の位相に一致させるために、
デジタル式のフェーズロックドループ（ＤＰＬＬ ；
ｄｉｇｉｔａｌ ｐｈａｓｅ １ｏｃｋｅｄ １ｏｏｐ
）が備えられており１通常、受信信号の立ち上がり時
期に対するクロック信号の立ち上がり時期の遅れあるい
は進みを位相比較器によって検出し、遅れている場合に
は内部クロックを進めるように制御し。
クロックの位相を受信信号の位相に一致させるために、
デジタル式のフェーズロックドループ（ＤＰＬＬ ；
ｄｉｇｉｔａｌ ｐｈａｓｅ １ｏｃｋｅｄ １ｏｏｐ
）が備えられており１通常、受信信号の立ち上がり時
期に対するクロック信号の立ち上がり時期の遅れあるい
は進みを位相比較器によって検出し、遅れている場合に
は内部クロックを進めるように制御し。
進んでいる場合には内部クロックを遅らせるような制御
がおこなわれる。
がおこなわれる。
ところが、受信系における「ゆらぎ」等によって、受信
信号の位相が一時的に変動することがあり、このような
場合に、その都度、内部クロックを制御することは好ま
しいことではなく１通常。
信号の位相が一時的に変動することがあり、このような
場合に、その都度、内部クロックを制御することは好ま
しいことではなく１通常。
位相比較器における位相遅れ検出回数と位相進み検出回
数をアップダウンカウンタによって積算し。
数をアップダウンカウンタによって積算し。
積算値が所定の下限値または上限値に達したときだけ内
部クロックに対し制御信号を送出するようにしている。
部クロックに対し制御信号を送出するようにしている。
また、受信装置の種類あるいは受信系の状態等に対応で
きるようにするため、一般に、前記制御信号を送出する
ときのアップダウンカウンタの上限値および下限値を可
変できるようにしている。
きるようにするため、一般に、前記制御信号を送出する
ときのアップダウンカウンタの上限値および下限値を可
変できるようにしている。
ところで、これらの装置は、マイクロプロセッサをはじ
め標準化された各種のデジタル素子によって構成される
ので、使用する信号のビット数を減少することは、使用
するデジタル素子の数の減少を図る上で非常に重要なこ
とである。
め標準化された各種のデジタル素子によって構成される
ので、使用する信号のビット数を減少することは、使用
するデジタル素子の数の減少を図る上で非常に重要なこ
とである。
第２図は、カウンタ装置の従来例の構成を示すブロック
図であり、１は初期値設定信号Ａによって、外部に記憶
されているｎビットの初期値Ｂを設定したあと、カウン
トの対象とする２値信、号Ｃを読み取り、２値信号Ｃが
１”のときにはカウント値を減少し、“０”のときには
カウント値を増加するように構成されたｎビットのアッ
プダウンカウンタである。
図であり、１は初期値設定信号Ａによって、外部に記憶
されているｎビットの初期値Ｂを設定したあと、カウン
トの対象とする２値信、号Ｃを読み取り、２値信号Ｃが
１”のときにはカウント値を減少し、“０”のときには
カウント値を増加するように構成されたｎビットのアッ
プダウンカウンタである。
２はアップダウンカウンタ１の出力、すなわちカウント
値りが外部に記憶されている下ｍ値Ｄ１に達したとき制
御信号Ｅ１を出力する第一の比較回路であり、３はアッ
プダウンカウンタ１のカウント値りが外部に記憶されて
いる上限値Ｄ２に達したとき制御信号Ｅ２を出力する第
二の比較回路、また４は第一の比較回路２が制御信号Ｅ
１を出力したとき。
値りが外部に記憶されている下ｍ値Ｄ１に達したとき制
御信号Ｅ１を出力する第一の比較回路であり、３はアッ
プダウンカウンタ１のカウント値りが外部に記憶されて
いる上限値Ｄ２に達したとき制御信号Ｅ２を出力する第
二の比較回路、また４は第一の比較回路２が制御信号Ｅ
１を出力したとき。
または第二の比較回路３が制御信号を出力したとき、ア
ップダウンカウンタ１に対して初期値設定信号Ａを出力
するＯＲ回路である。
ップダウンカウンタ１に対して初期値設定信号Ａを出力
するＯＲ回路である。
たとえば。
アップダウンカウンタ１のビット数ｎを４初期値Ｂを’
１０００ Ｊ 。
１０００ Ｊ 。
下限値Ｄ１を’ＩＩＩＩＪ 。
上限値Ｄ２を’ ００００ Ｊ 。
とすると、初期値Ｂが設定されたあと、アップダウンカ
ウンタ１が２値信号Ｃ中のａθ′″を読み取った回数が
“１”を読み取った回数より９回多い回数に達すると、
カウント値は’ １１１１ Ｊに達し。
ウンタ１が２値信号Ｃ中のａθ′″を読み取った回数が
“１”を読み取った回数より９回多い回数に達すると、
カウント値は’ １１１１ Ｊに達し。
第一の比較回路２は制御信号Ｅ１を出力する。
同様に、初期値Ｂが設定されたあと、アップダウンカウ
ンタ１が２値信号Ｃ中の“１″を読み取った回数が“０
”を読み取った回数より８回多い回数に達すると、カウ
ント値は’ ００００ Ｊに達し。
ンタ１が２値信号Ｃ中の“１″を読み取った回数が“０
”を読み取った回数より８回多い回数に達すると、カウ
ント値は’ ００００ Ｊに達し。
第二の比較回路３は制御信号Ｅ２を出力する。
上記構成のカウンタ装置においては、第一の比較回路２
および第二の比較回路３は、それぞれｎビットの信号を
照合する必要があるので、ハードウェアの規模が増大す
るという問題点、またアップダウンカウンタ１に設定す
る初期値の他に、第一の比較回路２および第二の比較回
路３に対し。
および第二の比較回路３は、それぞれｎビットの信号を
照合する必要があるので、ハードウェアの規模が増大す
るという問題点、またアップダウンカウンタ１に設定す
る初期値の他に、第一の比較回路２および第二の比較回
路３に対し。
それぞれ、上限値および下限値として合わせて２ｎビツ
トの信号を設定しなければならないという問題点がある
。
トの信号を設定しなければならないという問題点がある
。
本発明になるカウンタ装置は、初期値設定機能を有する
複数ビットのアップダウンカウンタと。
複数ビットのアップダウンカウンタと。
前記アップダウンカウンタの入力とそのアップダウンカ
ウンタの出力として得られる複数ビットの２進数の各ビ
ットの値との論理積を得るＡＮＤ回路と、前記アップダ
ウンカウンタの入力の反転出力を最下位ビットとし前記
アップダウンカウンタに設定する初期値の最上位ビット
を除く２進数を上位ビットとする複数ビットの２進数と
前記アップダウンカウンタの出力として得られる複数ビ
ットの２進数との一致を検出する一致回路とを備えるこ
とによって、前記問題点の解決を図ったものである。
ウンタの出力として得られる複数ビットの２進数の各ビ
ットの値との論理積を得るＡＮＤ回路と、前記アップダ
ウンカウンタの入力の反転出力を最下位ビットとし前記
アップダウンカウンタに設定する初期値の最上位ビット
を除く２進数を上位ビットとする複数ビットの２進数と
前記アップダウンカウンタの出力として得られる複数ビ
ットの２進数との一致を検出する一致回路とを備えるこ
とによって、前記問題点の解決を図ったものである。
〔作用〕
すなわち５本発明では、ＡＮＤ回路および一致回路を下
限値検出回路あるいは上限値検出回路として用いるので
あるが、ＡＮＤ回路を用いることによって回路構成を簡
略化できるほか、アップダウンカウンタに初期値を設定
する以外には、下限値および上限値の設定を不要として
いる。
限値検出回路あるいは上限値検出回路として用いるので
あるが、ＡＮＤ回路を用いることによって回路構成を簡
略化できるほか、アップダウンカウンタに初期値を設定
する以外には、下限値および上限値の設定を不要として
いる。
以下本発明の要旨を第１図に示す実施例によって具体的
に説明する。
に説明する。
第１図は本発明−実施例の構成を示すブロック図であり
、第２図と共通する符号は同一対象物を指すほか、 １
°は初期値設定信号Ａが入力されたとき、最上位ビット
を“０”とし外部に記憶されている（ｎ−１）ビットの
２進数を下位ビットとするｎビットの２進数Ｂ１を初期
値として設定したあと、カウントの対象とする２値化号
Ｃを読み取って、２値化号Ｃが１１１１１のときにはカ
ウント値を減少し、０”のときにはカウント値を増加す
るように構成された２進ｎ桁のアップダウンカウンタで
ある。
、第２図と共通する符号は同一対象物を指すほか、 １
°は初期値設定信号Ａが入力されたとき、最上位ビット
を“０”とし外部に記憶されている（ｎ−１）ビットの
２進数を下位ビットとするｎビットの２進数Ｂ１を初期
値として設定したあと、カウントの対象とする２値化号
Ｃを読み取って、２値化号Ｃが１１１１１のときにはカ
ウント値を減少し、０”のときにはカウント値を増加す
るように構成された２進ｎ桁のアップダウンカウンタで
ある。
２′はアップダウンカウンタ１′の入力Ｃとその出力り
の各ビットの値との論理積を得るＡＮＤ回路、５はアッ
プダウンカウンタ１′の入力Ｃの反転出力を得るＮ０７
回路である。
の各ビットの値との論理積を得るＡＮＤ回路、５はアッ
プダウンカウンタ１′の入力Ｃの反転出力を得るＮ０７
回路である。
また３°は、Ｎ０７回路５の出力を最下位ビットとし、
アップダウンカウンタ１°に設定する初期値の最上位ビ
ットを除く２進数を上位ビットとするｎビットの２進数
と、アップダウンカウンタ１１の出力として得られるｎ
ビットの２進数との一致を検出する一致回路である。
アップダウンカウンタ１°に設定する初期値の最上位ビ
ットを除く２進数を上位ビットとするｎビットの２進数
と、アップダウンカウンタ１１の出力として得られるｎ
ビットの２進数との一致を検出する一致回路である。
なお、３１・３２および３３は、それぞれ、一致回路３
１を構成するＥＯＲ回路・Ｎ０７回路およびＡＮＤ回路
である。
１を構成するＥＯＲ回路・Ｎ０７回路およびＡＮＤ回路
である。
たとえば、アップダウンカウンタ１゛１のビット数ｎが
４の場合には、アップダウンカウンタ１′に設定する初
期値Ｂ′を’ ０ＯＯＯ’Ｊとすれば、アップダウンカ
ウンタ１１のカウント値が下限値「１１１１」に達した
ときＡＮＤ回路２′は制御信号Ｅ１を出力し、アップダ
ウンカウンタ１′のカウント値が上限値’０ＯＯＩＪに
達したとき一致回路３°は制御信号Ｅ２を出力し、した
がって±１段のカウンタ装置が構成されたことになる。
４の場合には、アップダウンカウンタ１′に設定する初
期値Ｂ′を’ ０ＯＯＯ’Ｊとすれば、アップダウンカ
ウンタ１１のカウント値が下限値「１１１１」に達した
ときＡＮＤ回路２′は制御信号Ｅ１を出力し、アップダ
ウンカウンタ１′のカウント値が上限値’０ＯＯＩＪに
達したとき一致回路３°は制御信号Ｅ２を出力し、した
がって±１段のカウンタ装置が構成されたことになる。
同様にして、アップダウンカウンタ１１に対し次表に示
すような初期値を設定すれば、アップダウンカウンタ１
°のカウント値が表示のような下限値または上限値に達
したとき、それぞれ、 ＡＮＤ回路２′は制御信号Ｅ１
を出力し、また一致回路３°は制御信号Ｅ２を出力する
。
すような初期値を設定すれば、アップダウンカウンタ１
°のカウント値が表示のような下限値または上限値に達
したとき、それぞれ、 ＡＮＤ回路２′は制御信号Ｅ１
を出力し、また一致回路３°は制御信号Ｅ２を出力する
。
なお、アップダウンカウンタ１′に設定する初期値Ｂ°
の最上位ビットは一定で常に“０”で一定あるから、初
期値Ｂ°の下位３ビツトだけを外部に記憶し２段数に応
じて遺択すればよい。
の最上位ビットは一定で常に“０”で一定あるから、初
期値Ｂ°の下位３ビツトだけを外部に記憶し２段数に応
じて遺択すればよい。
表
初期値 下限値 上限値 段数
００００ １１１１ ０００１ ±１００
０１ １１１１ ００１１ ±２００１０
１１１１ ０１０１ ±３００１１
１１１１ ０１１１ ±４０１００ １
１１１ １００１ ±５０１０１１１１１１０
１１ ±６ ０１１０ １１１１ １１０１ ±７〔発
明の効果〕 以上説明したように９本発明によれば、アップダウンカ
ウンタのカウント値が上限値あるいは下限値に達したこ
とを検出する比較回路のいずれかをＡＮＤ回路によって
構成できる。
０１ １１１１ ００１１ ±２００１０
１１１１ ０１０１ ±３００１１
１１１１ ０１１１ ±４０１００ １
１１１ １００１ ±５０１０１１１１１１０
１１ ±６ ０１１０ １１１１ １１０１ ±７〔発
明の効果〕 以上説明したように９本発明によれば、アップダウンカ
ウンタのカウント値が上限値あるいは下限値に達したこ
とを検出する比較回路のいずれかをＡＮＤ回路によって
構成できる。
またアップダウンカウンタのビット数より１ビツト少な
い２進数を初期値として設定する以外に。
い２進数を初期値として設定する以外に。
下限値および上限値を別に設定する必要がないので、使
用する信号のビット数を減少し使用するデジタル素子の
数を減少することができる。
用する信号のビット数を減少し使用するデジタル素子の
数を減少することができる。
したがって、ハードウェアの規模を小さくすることがで
きるほか、取扱が容易になるという効果が得られる。
きるほか、取扱が容易になるという効果が得られる。
第１図は本発明−実施例の構成を示すブロック図。
第２図は従来例の構成を示すブロック図である。
図中。
１′はアップダウンカウンタ。
２１はＡＮＤ回路、 ３′は一致回路。
４はＯＲ回路、 ５はＮ０７回路である。
第１ 図
Ｒ′
第２図
Claims (1)
- 初期値設定機能を有する複数ビットのアップダウンカウ
ンタと、前記アップダウンカウンタの入力とそのアップ
ダウンカウンタの出力として得られる複数ビットの２進
数の各ビットの値との論理積を得るＡＮＤ回路と、前記
アップダウンカウンタの入力の反転出力を最下位ビット
とし前記アップダウンカウンタに設定する初期値の最上
位ビットを除く２進数を上位ビットとする複数ビットの
２進数と前記アップダウンカウンタの出力として得られ
る複数ビットの２進数との一致を検出する一致回路とを
備えることを特徴とするカウンタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14727084A JPS6126328A (ja) | 1984-07-16 | 1984-07-16 | カウンタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14727084A JPS6126328A (ja) | 1984-07-16 | 1984-07-16 | カウンタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6126328A true JPS6126328A (ja) | 1986-02-05 |
| JPH0342817B2 JPH0342817B2 (ja) | 1991-06-28 |
Family
ID=15426415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14727084A Granted JPS6126328A (ja) | 1984-07-16 | 1984-07-16 | カウンタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126328A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6190519A (ja) * | 1984-10-09 | 1986-05-08 | Fujitsu Ltd | プログラマブル・アップダウン・カウンタ |
-
1984
- 1984-07-16 JP JP14727084A patent/JPS6126328A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6190519A (ja) * | 1984-10-09 | 1986-05-08 | Fujitsu Ltd | プログラマブル・アップダウン・カウンタ |
| JPH0342818B2 (ja) * | 1984-10-09 | 1991-06-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0342817B2 (ja) | 1991-06-28 |
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