JPH04242824A - 中間値検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、３以上のデジタル入力
データのうち中間の値を検出する中間値検出回路に係り
、特に、２入力の大小関係を逐次比較することなく、３
以上のデータの中間値を直接、迅速に検出することが可
能な中間値検出回路に関するものである。

【０００２】

【従来の技術】一般に、デジタル回路において中間値を
検出する必要がある場合には、２入力の大小関係を比較
する比較器を組合せて実現する方法が取られている。

【０００３】あるいは、１つの比較器を繰返し用いて、
ソフトウェア的にソーティングして中間値を求めること
が通常行われている。

【０００４】

【発明が解決しようとする課題】しかしながら、前者の
２入力の比較器を組合せて中間値を検出する方法では、
回路が複雑となって回路規模が大きくなったり、回路の
論理の深さによる遅延量あるいはパイプラインの深さが
増大してしまうという問題がある。

【０００５】又、後者の比較器を繰返し使用する方法で
は、計算時間が大きく、いずれにしても、例えば画像処
理用のメディアンフィルタのように、迅速に中間値を検
出する用途には用いることができなかった。

【０００６】本発明は、前記従来の問題点を解消するべ
くなされたもので、３以上のデジタル入力データの中間
値を、直接、迅速に検出することが可能な中間値検出回
路を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、３以上のデジ
タル入力データのうち中間の値を検出する中間値検出回
路において、入力データの最上位ビット側からビット毎
に大小を比較して中間値を判定する手段と、上位側ビッ
トの比較情報を下位側ビットの中間値判定手段に与える
手段とを備えることにより、前記目的を達成したもので
ある。

【０００８】更に、前記上位側ビットの比較情報を、該
上位側ビットの中間値判定より前に下位側ビットの中間
値判定手段に与えるための先読み手段を付加したもので
ある。

【０００９】

【作用】本発明においては、従来の比較器のように２入
力データの大小関係をデータ毎に比較するのではなく、
入力データの最上位ビット側からビット毎に大小を比較
して中間値を判定する。この際、上位側ビットの比較だ
けでは中間値を決定できない場合には、該上位側ビット
の比較情報を下位側ビットの中間値判定手段に与えて、
中間値を判定する。

【００１０】本発明によれば、２つの入力の大小比較器
を用いず、３以上の入力から直接中間値を検出できるの
で、高速の検出回路が小規模の回路で実現できる。又、
回路方式がデータのビット位毎になっているため、入力
の語長に応じた拡張が可能である。

【００１１】更に、上位側ビットの比較情報の下位ビッ
トへの伝達が、全体の遅延量の最大値を決定するように
なるので、この部分を先読みして、上位側ビットの比較
情報を、該上位側ビットの中間値判定より前に下位側ビ
ットの中間値判定手段に与えるための先読み手段を付加
することによって、より一層の高速動作が実現できる。

【００１２】

【実施例】以下図面を参照して、本発明の実施例を詳細
に説明する。

【００１３】図１は、それぞれＮビットの３入力データ
Ａ、Ｂ、Ｃに対して、本発明による中間値検出を行い、
検出結果を、中間値検出情報ＡＭ、ＢＭ、ＣＭ、ＡＢＯ
ＵＴ、ＢＣＯＵＴ、ＣＡＯＵＴ、ＡＢＣＯＵＴとして出
力する３入力中間値検出回路１の入出力関係を示す線図
である。

【００１４】ここで前記ＡＭ、ＢＭ、ＣＭは、それぞれ
入力データＡ、Ｂ、Ｃのいずれか１つが中間値であると
きに、その１つが例えば「１」となる。又、前記ＡＢＯ
ＵＴ、ＢＣＯＵＴ、ＣＡＯＵＴは、２入力一致情報であ
り、それぞれ、Ａ＝Ｂ、Ｂ＝Ｃ、Ｃ＝Ａの場合に例えば
「１」となる。更に、前記ＡＢＣＯＵＴは、３入力一致
情報であり、Ａ＝Ｂ＝Ｃであるときに「１」となる。

【００１５】前記３入力中間値検出回路１内で行われる
論理処理の内容は次の通りである。

【００１６】ここで、３つの入力データを、それぞれＡ
、Ｂ、Ｃとし、更に、その２進数表現における各ビット
位の値をＡｉ　、Ｂｉ　、Ｃｉ　で表わす。ｉ　は、最
下位ビットからの位置を示す。入力の語長をＮビットと
すると、ｉ　は０からＮ−１までの値をとる。

【００１７】まず、上位ビットの一致検出結果と当該ビ
ットの情報により、次式を用いて、当該ビットでの中間
値の有無を検出する。

【００１８】

【数１】

【００１９】ここで、ＡＭｉ　、ＢＭｉ　、ＣＭｉ　は
、当該ビットｉ　における入力データＡ、Ｂ、Ｃそれぞ
れの中間値検出信号であり、中間値が確定したデータの
み「１」となる。なお、中間値が確定するまでは、全て
「０」である。

【００２０】又、ＡＢＩＮｉ　、ＢＣＩＮｉ　、ＣＡＩ
Ｎｉ　、ＡＢＣＩＮｉ　は、それぞれ、上位ビットから
当該ビットｉ　までの入力データＡとＢ、ＢとＣ、Ｃと
Ａ及びＡとＢとＣが等しいことを示す上位側からの一致
情報信号入力である。

【００２１】又、ＣＤＩＮｉ　、ＡＤＩＮｉ　、ＢＤＩ
Ｎｉ　は、それぞれ、２つの入力が等しいときに、残り
の１つの入力データと他の２つの入力データとの大小関
係を示すための上位側からの大小情報信号入力である。

【００２２】下位ビット用の比較情報の１つである、上
位からビット位ｉ　までのＡとＢ、ＢとＣ、ＣとＡ及び
ＡとＢとＣが等しいことをそれぞれ表わす２入力一致情
報信号出力ＡＢＯＵＴｉ　、ＢＣＯＵＴｉ　、ＣＡＯＵ
Ｔｉ　は、次式によって作成される。

【００２３】

【数２】

【００２４】この出力ＡＢＯＵＴｉ　、ＢＣＯＵＴｉ　
、ＣＡＯＵＴｉ　が、そのまま次のビットの入力となる
ので、次式が成立する。

【００２５】

【数３】

【００２６】但し、最上位ビット比較用の初期値は、次
のように「１」に設定する。

【００２７】

【数４】

【００２８】又、下位ビット用の比較情報の１である、
入力データが全て等しいＡ＝Ｂ＝Ｃであることを示す３
入力一致情報出力ＡＢＣＯＵＴｉ　は、次式によって得
られる。

【００２９】

【数５】

【００３０】従って、下位ビットへの入力信号は、次式
で表わされる。

【００３１】

【数６】

【００３２】但し、最上位ビット比較用の初期値は、次
のように「１」に設定する。

【００３３】

【数７】

【００３４】又、下位ビット用の比較情報の１つである
前記大小情報出力ＡＤＯＵＴｉ　、ＢＤＯＵＴｉ　、Ｃ
ＤＯＵＴｉ　は、次式により作成する。

【００３５】

【数８】

【００３６】従って、下位ビットへの入力は、次式で表
わされる。

【００３７】

【数９】

【００３８】各入力データＡ、Ｂ、Ｃについて前出（１
）式によって求められる各ビットについての中間値検出
信号ＡＭｉ　、ＢＭｉ　、ＣＭｉ　を集積し、それらの
論理和をそれぞれとることによって、次式により、最終
的な中間値検出信号ＡＭ、ＢＭ、ＣＭが得られる。

【００３９】

【数１０】

【００４０】この（１０）式において、ＡＭ０〜ＡＭＮ
−１、ＢＭ０〜ＢＭＮ−１、ＣＭ０〜ＣＭＮ−１の、い
ずれか１つのみ中間値を表わす「１」となり、他は全て
「０」となる。

【００４１】ビット毎の回路を１つのブロックとして、
ブロック間の接続関係を表わすと、図２のようになる。

【００４２】図２において、ブロック２−０〜２−Ｎ−
１は、ビット毎の中間値検出回路であり、前出（１）〜
（８）式の論理を満たしている。ブロック間の信号ＡＢ
ＯＵＴ、ＢＣＯＵＴ、ＣＡＯＵＴ、ＡＢＣＯＵＴ、ＡＤ
ＯＵＴ、ＢＤＯＵＴ、ＣＤＯＵＴは、上位ビット側（２
−Ｎ−１）から下位ビット側（２−０）に向かって伝わ
る。

【００４３】図２において、３−１〜３−３は、前出（
１０）式の関係により、各ビット毎の中間値検出信号Ａ
Ｍｉ　、ＢＭｉ　、ＣＭｉ　を集積するための、Ｎ入力
ＯＲゲートである。

【００４４】次に、第ｉ　番目のビットの１ビット中間
値検出回路の具体的な構成例を図３に示す。

【００４５】ここで、中間値検出ブロック４は、３つの
中間値検出回路４−１、４−２、４−３からなり、それ
ぞれ上位からの３入力一致情報ＡＢＣＩＮｉ　、２入力
一致情報ＡＢＩＮｉ　、ＢＣＩＮｉ　、ＣＡＩＮｉ　、
大小情報ＡＤＩＮｉ　、ＢＤＩＮｉ　、ＣＤＩＮｉ　と
、当該ｉ　番目のビットの値Ａｉ　、Ｂｉ　、Ｃｉ　か
ら、Ａ、ＢあるいはＣが中間値か否かを、前出（１）式
に基づいて検出する。

【００４６】大小検出ブロック５も、同じく３つの大小
検出回路５−１、５−２、５−３からなり、それぞれ上
位からの３入力一致情報ＡＢＣＩＮｉ　、大小情報ＡＤ
ＩＮｉ　、ＢＤＩＮｉ　、ＣＤＩＮｉ　と、当該ｉ　番
目のビットの値Ａｉ　、Ｂｉ　、Ｃｉ　から、Ａ、Ｂあ
るいはＣと残りの２つの値との大小関係を、前出（８）
式により検出する。

【００４７】更に、２入力一致検出ブロック６も、同じ
く３つの２入力一致検出回路６−１、６−２、６−３か
らなり、それぞれ上位からの３入力一致情報ＡＢＣＩＮ
ｉ　、２入力一致情報ＡＢＩＮｉ　、ＢＣＩＮｉ　、Ｃ
ＡＩＮｉ　と、当該ｉ　番目のビットの値Ａｉ　、Ｂｉ
　、Ｃｉから、ＡとＢ、ＢとＣあるいはＣとＡの２つの
値の一致を、前出（２）式に基づいて検出する。

【００４８】３入力一致検出回路７は、Ａ、Ｂ、Ｃの３
つの入力の一致を、上位からの３入力一致情報ＡＢＣＩ
Ｎｉ　とｉ　番目のビットの値Ａｉ　、Ｂｉ　、Ｃｉ　
から前出（５）式に基づいて検出する。

【００４９】図４から図６は、３ビットの中間値検出回
路の具体的な第１実施例を示したものである。ここで、
具体的な数値を適用して動作を説明する。

【００５０】まず、入力データＡ、Ｂ、Ｃの３つの値が
全て異なる例（図ではＢが中間値）を図４に示す。

【００５１】この場合、１ビット中間値検出回路２−１
では、Ａ２、Ｂ２、Ｃ２が全て０で等しいので、ＡＢＣ
ＯＵＴ、ＡＢＯＵＴ、ＢＣＯＵＴ、ＣＡＯＵＴは、全て
１となる。一方、ＡＤＯＵＴ、ＢＤＯＵＴ、ＣＤＯＵＴ
については、ＡＢＣＩＮが１なので、Ｂ＝ＣのときのＡ
、Ｃ＝ＡのときのＢ、Ａ＝ＢのときのＣが、他の２つと
比べて等しいか大きいかを検出する必要があるが、入力
が０なので、これらの出力も０となる。このビット位置
では、未だ中間値が検出できないので、中間値検出出力
ＡＭ、ＢＭ、ＣＭは、全て０である。

【００５２】次に、１ビット中間値検出回路２−２では
、Ａ１＝Ｂ１＝０、Ｃ１＝１であるから、ＡＢＯＵＴ＝
１で、ＡＢＣＯＵＴ＝ＢＣＯＵＴ＝ＣＡＯＵＴ＝０であ
る。中間値検出回路２−１と同様に、ＡＢＣＩＮが１で
あるが、Ｃ１のみが１なので、ＣＤＯＵＴだけが１であ
る。この段階でも、未だ中間値は検出できないので、中
間値検出出力ＡＭ、ＢＭ、ＣＭはやはり０である。

【００５３】次のビット、即ち最下位ビットの１ビット
中間値検出回路２−３では、ＡＢＣＩＮ＝０且つＡＢＩ
Ｎ＝１の条件の元に、Ａ０＝０、Ｂ０＝１で値が異なる
ため、この段階で中間値を検出する。上位ビットの中間
値検出回路２−２までで、ＣＤＯＵＴによってＣ＞Ａ＝
Ｂが示されているので、ＡとＢの比較では大きい方が中
間値として検出される。よって、中間値検出出力ＢＭが
１となり、ＡＭとＣＭは０である。

【００５４】ここまでで、３つの値全てが異なることが
検出されたため、ＡＢＣＯＵＴ、ＡＢＯＵＴ、ＢＣＯＵ
Ｔ、ＣＡＯＵＴは、全て０で外部に出力する。

【００５５】３入力ＯＲゲート３−１、３−２、３−３
では、１ビット中間値検出回路２−１、２−２、２−３
で検出された中間値検出出力ＡＭ、ＢＭ、ＣＭをまとめ
ているが、最下位ビットの１ビット中間値検出回路２−
３の中間値検出出力ＢＭだけが１なので、結局、回路全
体としても中間値検出出力ＢＭのみが１となり、データ
Ｂが中間値であることが検出される。なお、全ての中間
値検出出力ＡＭ、ＢＭ、ＣＭについて中間値がある場合
には、どこか１箇所だけが１で、あとは０となる。中間
値が複数ある場合は、これらの値は全て０で、結果はＡ
ＢＣＯＵＴ、ＡＢＯＵＴ、ＢＣＯＵＴ、ＣＡＯＵＴの値
で知ることができる。

【００５６】Ａ、Ｂ、Ｃ３つの値のうち２つが等しい場
合（図ではＡ＝Ｃ）の動作例を図５に示す。

【００５７】図５の場合は、中間値検出出力ＡＭ、ＢＭ
、ＣＭは全て０であるが、ＣＡＯＵＴのみが１となって
いるので、入力データＡとＣが等しいことを知ることが
できる。

【００５８】３つの入力データＡ、Ｂ、Ｃが全て等しい
場合の動作例を、図６に示す。

【００５９】この場合の、中間値検出出力ＡＭ、ＢＭ、
ＣＭは全て０であるが、ＡＢＣＯＵＴが１となるので、
３つの入力データが全て等しいことを知ることができる
。

【００６０】前記第１実施例では、ブロック間の信号Ａ
ＢＯＵＴ、ＢＣＯＵＴ、ＣＡＯＵＴ、ＡＢＣＯＵＴ、Ａ
ＤＯＵＴ、ＢＤＯＵＴ、ＣＤＯＵＴが、上位ビット側か
ら順に下位ビット側に向かって伝わるようにされていた
が、この信号が全体の遅延量に影響する場合には、何ビ
ットかの単位でＡ、Ｂ、Ｃの入力を用いて、ＡＢＯＵＴ
ｉ　、ＢＣＯＵＴｉ　、ＣＡＯＵＴｉ　を先取りする回
路を付加してもよい。このような先読み回路を付加した
３ビット中間値検出回路の第２実施例の構成を図７に示
す。

【００６１】本実施例においては、Ａ２、Ｂ２、Ｃ２、
Ａ１、Ｂ１、Ｃ１の状態を先読みして、最下位ビットの
１ビット中間値検出回路２−３に入力する先読み回路８
−１、８−２、８−３、９が付加されている。

【００６２】ここで、２入力の先読み回路８−１は、Ａ
＝Ｂの検出回路で、ＡＢＩＮの発生検出及び最下位ビッ
トの１ビット中間値検出回路２−３への供給を先読みで
行う。

【００６３】又、２入力の先読み回路８−２は、Ｂ＝Ｃ
の検出回路で、ＢＣＩＮの発生検出及び最下位ビットの
１ビット中間値検出回路２−３への供給を先読みで行う
。

【００６４】又、２入力の先読み回路８−３は、Ｃ＝Ａ
の検出回路で、ＣＡＩＮの発生検出及び最下位ビットの
１ビット中間検出回路２−３への供給を先読みで行う。

【００６５】又、３入力の先読み回路９は、Ａ＝Ｂ＝Ｃ
の検出回路で、ＡＢＣＩＮの発生検出及び最下位ビット
の１ビット中間値検出回路２−３への供給を先読みで行
う。

【００６６】他の構成及び作用に関しては、前記第１実
施例と同様であるので、詳細な説明は省略する。

【００６７】この第２実施例によれば、ブロック間の信
号が順次伝わってくるのを待つ必要がないので、高速動
作が可能である。

【００６８】なお、前記実施例においては、本発明が３
入力の場合に適用されていたが、本発明の適用範囲はこ
れに限定されず、３入力以上の中間値検出回路にも同様
に適用できることは明らかである。

【００６９】

【発明の効果】以上説明した通り、本発明によれば、２
つの入力の大小比較器を用いることなく、直接３以上の
入力データから中間値を検出できるので、高速の検出回
路を小規模の回路で実現できる。又、回路方式がデータ
のビット位毎になっているため、入力の語長に応じて拡
張が容易である。

【００７０】更に、複数の入力が上位から下位ビットに
向かって等しいことの検出を先読みするようにした場合
には、一層の高速動作が可能となる。

【図面の簡単な説明】

【図１】図１は、本発明に係る３入力中間値検出回路の
入出力を示すブロック線図である。

【図２】図２は、同じくＮビット中間値検出回路の構成
例を示すブロック線図である。

【図３】図３は、前記構成例におけるｉ　番目のビット
の１ビット中間値検出回路の構成を示すブロック線図で
ある。

【図４】図４は、３ビットの中間値検出回路の第１実施
例において、３つの入力が全て異なる場合の動作を説明
するためのブロック線図である。

【図５】図５は、同じく２つのデータが等しい場合の動
作を説明するためのブロック線図である。

【図６】図６は、同じく３つのデータが全て等しい場合
の動作を説明するためのブロック線図である。

【図７】図７は、先読み回路が付加された３ビットの中
間値検出回路の第２実施例の構成を示すブロック線図で
ある。

【符号の説明】

１…３入力中間値検出回路、 ２−０、・・・、２−Ｎ−１…１ビット３入力中間値検
出回路、 ３−１〜３−３…Ｎ入力ＯＲゲート、 ４…中間値検出ブロック、 ４−１、４−２、４−３…中間値検出回路、５…大小検
出ブロック、 ５−１、５−２、５−３…大小検出回路、６…２入力一
致検出ブロック、 ６−１、６−２、６−３…２入力一致検出回路、７…３
入力一致検出回路、 ８−１、８−２、８−３、９…先読み回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】３以上のデジタル入力データのうち中間の
   値を検出する中間値検出回路であって、入力データの最
   上位ビット側からビット毎に大小を比較して中間値を判
   定する手段と、上位側ビットの比較情報を下位側ビット
   の中間値判定手段に与える手段と、を備えたことを特徴
   とする中間値検出回路。
2. 【請求項２】請求項１において、更に、前記上位側ビッ
   トの比較情報を、該上位側ビットの中間値判定より前に
   下位側ビットの中間値判定手段に与えるための先読み手
   段が付加されていることを特徴とする中間値検出回路。